JPS612355A - 複合半導体素子 - Google Patents
複合半導体素子Info
- Publication number
- JPS612355A JPS612355A JP59121711A JP12171184A JPS612355A JP S612355 A JPS612355 A JP S612355A JP 59121711 A JP59121711 A JP 59121711A JP 12171184 A JP12171184 A JP 12171184A JP S612355 A JPS612355 A JP S612355A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- main switch
- composite semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は絶縁ゲート型半導体素子に係り、特に電力制御
に好適な複合半導体素子に関する。
に好適な複合半導体素子に関する。
絶縁ゲートを有するいわゆる絶縁ゲート・トランジスタ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏ
ｒ：Ｉｎｔｅｒｎａ−ｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ’８３．Ｄｉｇｅｓ
ｔ４．４参照：以下ＩＧＴと略記する）では、大電力化
に伴って、そのゲート容量は著しく増大する。
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏ
ｒ：Ｉｎｔｅｒｎａ−ｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ’８３．Ｄｉｇｅｓ
ｔ４．４参照：以下ＩＧＴと略記する）では、大電力化
に伴って、そのゲート容量は著しく増大する。
従って、このゲートを高速に駆動するためには瞬時に大
電流を必要とし、駆動回路が大型化する欠点があった。
電流を必要とし、駆動回路が大型化する欠点があった。
本発明の目的は上記欠点を改良するためになされたもの
で、駆動電力が小さい絶縁ゲート半導体素子（便宜上複
合ＩＧＴと呼ぶ）を提供することである。
で、駆動電力が小さい絶縁ゲート半導体素子（便宜上複
合ＩＧＴと呼ぶ）を提供することである。
上記目的を達成するために、相補型の絶縁ゲートＦＥＴ
とダイオードを含む駆動回路を主スイッチとなるＩＧＴ
と同一チップに集積化した、新しい構造の複合ＩＧＴを
考案した。すなわち主スイッチとなる工ＧＴのゲートを
駆動する電力は主電源から供給して、その制御を行う絶
縁ゲートＦＥＴのゲート駆動電力のみを、駆動回路から
供給するように工夫したものである。
とダイオードを含む駆動回路を主スイッチとなるＩＧＴ
と同一チップに集積化した、新しい構造の複合ＩＧＴを
考案した。すなわち主スイッチとなる工ＧＴのゲートを
駆動する電力は主電源から供給して、その制御を行う絶
縁ゲートＦＥＴのゲート駆動電力のみを、駆動回路から
供給するように工夫したものである。
以下、本発明の一実施例を第１図により説明する。
１はｐ形基板、２，３．４は各々ｎ形エピタキシャル層
で３０μｍの厚さである。６はｐ膨拡散層で２．３．４
の領域を各々アイソレーションしている。Ｐ形不純物と
してはＡＱ、Ｇａ、Ｂなどを用いることができる。８，
１１，１４．１５はｐ膨拡散層で、表面濃度は２ Ｘ
１０”ｃＭ−３、深さは６μｍである。９，１３．１６
はポリシリコンのゲートで１３０ｎｍのＳｕｎ、上に形
成されている。７．’１０．１２は高濃度のｎ形波散層
で２μｍの深さである。ここで基板１とｎ層２．２層８
．０層７、ゲート９で主スイッチＱ１ となるＩＧＴを
形成している。基板１、ｐ形層６とｎ層３でダイオード
Ｄ１を形成しており、−贋１０はダイオード端子となっ
ている。またｎ層３はドレイン、ｎ１２はソース、ポリ
シリコン１３５．はゲートとするｎチャネルＭＯ５ＦＥ
Ｔ Ｑ、を形成している。
で３０μｍの厚さである。６はｐ膨拡散層で２．３．４
の領域を各々アイソレーションしている。Ｐ形不純物と
してはＡＱ、Ｇａ、Ｂなどを用いることができる。８，
１１，１４．１５はｐ膨拡散層で、表面濃度は２ Ｘ
１０”ｃＭ−３、深さは６μｍである。９，１３．１６
はポリシリコンのゲートで１３０ｎｍのＳｕｎ、上に形
成されている。７．’１０．１２は高濃度のｎ形波散層
で２μｍの深さである。ここで基板１とｎ層２．２層８
．０層７、ゲート９で主スイッチＱ１ となるＩＧＴを
形成している。基板１、ｐ形層６とｎ層３でダイオード
Ｄ１を形成しており、−贋１０はダイオード端子となっ
ている。またｎ層３はドレイン、ｎ１２はソース、ポリ
シリコン１３５．はゲートとするｎチャネルＭＯ５ＦＥ
Ｔ Ｑ、を形成している。
更に２層１４はソース、２層１５はドレイン、ポリシリ
コン１６はゲートとなるＰチャネルＭＯ３ＦＥＴＱ２も
同時に形成し、ＱｌのゲートはＣ２のソース、Ｃ３のソ
ースと相互に結線されている。すなわち、Ｃ２，Ｃ３は
ソースフォロアを形成し、Ｑｌのゲートはその負荷とな
っている。
コン１６はゲートとなるＰチャネルＭＯ３ＦＥＴＱ２も
同時に形成し、ＱｌのゲートはＣ２のソース、Ｃ３のソ
ースと相互に結線されている。すなわち、Ｃ２，Ｃ３は
ソースフォロアを形成し、Ｑｌのゲートはその負荷とな
っている。
本デバイスの等価回路表示を第２図に示す。第２図にお
いて１．Ｑｌは主スイッチとなるＩＧＴ。
いて１．Ｑｌは主スイッチとなるＩＧＴ。
Ｃ２，Ｑ、は各々ＰチャネルおよびｎチャネルＭＯ５Ｆ
ＥＴであり、Ｄｌはダイオードである。端子りに外付け
の容量Ｃ，，を接地Ｅとの間に接続すれば、本発明の目
的である、主スイッチを駆動するための電力を主電源か
ら供給することが可能となる。
ＥＴであり、Ｄｌはダイオードである。端子りに外付け
の容量Ｃ，，を接地Ｅとの間に接続すれば、本発明の目
的である、主スイッチを駆動するための電力を主電源か
ら供給することが可能となる。
すなわち、Ｑｌが開放ＱλきコレクタＣから、容量Ｃｇ
を充電する。ゲートＧに印加された信号電圧がＣ３のし
きい電圧Ｖ ？１１３以上となると、Ｃｇに蓄積された
電荷はＱ、を通してＱｌのゲートに印加される。このと
きのＱｌのゲート電位は（Ｖ□８−ｖ７゜）である。こ
こで■。８はゲートＧの入力信号電圧の最大値である。
を充電する。ゲートＧに印加された信号電圧がＣ３のし
きい電圧Ｖ ？１１３以上となると、Ｃｇに蓄積された
電荷はＱ、を通してＱｌのゲートに印加される。このと
きのＱｌのゲート電位は（Ｖ□８−ｖ７゜）である。こ
こで■。８はゲートＧの入力信号電圧の最大値である。
この時Ｑ１は導通し、コレクタ電位は低下するが、Ｃ９
の電荷はＤｌに阻止されて、コレクタから放電すること
は無い。またゲートＧの電圧ｖ＋ｈが（Ｖ□８−Ｖ？Ｒ
３Ｉｖｙ□１）以下に低下するとＰチャネルＭＯ３ＦＥ
ＴであるＣ２が導通し始め、ＩＧＴＱｌのゲートから電
荷を放電する。ここでｖ 、ｒｉｚはＣ２のしきい電圧
である。以上述べたように、本発明の素子を用いれば、
制御回路から供給する駆動電力は少くて、大電流を制御
できることが分かる。ここでＱ、のゲートとＱ、、Ｃ３
のソースとの配線はチップ上でなされている。
の電荷はＤｌに阻止されて、コレクタから放電すること
は無い。またゲートＧの電圧ｖ＋ｈが（Ｖ□８−Ｖ？Ｒ
３Ｉｖｙ□１）以下に低下するとＰチャネルＭＯ３ＦＥ
ＴであるＣ２が導通し始め、ＩＧＴＱｌのゲートから電
荷を放電する。ここでｖ 、ｒｉｚはＣ２のしきい電圧
である。以上述べたように、本発明の素子を用いれば、
制御回路から供給する駆動電力は少くて、大電流を制御
できることが分かる。ここでＱ、のゲートとＱ、、Ｃ３
のソースとの配線はチップ上でなされている。
第３図は本発明の他の実施例を示す。本実施例は前述の
第１の実施例と製作工程等は同一であるが、その構造に
おいて一部差違がある。例えば、ｐチャネルＭＯ３ＦＥ
Ｔ Ｃ２のゲート配線、あるいはソース配線はアイソレ
ーションのためｐ層６′の上を横切る。従って、アイソ
レーション層６′とｎ層２との境界のシリコン表面部Ａ
では電界集中が生じ、素子耐圧の低下を招く、このよう
な現象を防止するためポリシリコン１７を２層６′を遮
へいするように形成した。このように本実施例では、ア
イソレーション用の２層の表面を２層と同一電位の電極
でおおっている。第３図は、本実施例の１部分のみを示
したが、他の部分も同様の構造をしている。
第１の実施例と製作工程等は同一であるが、その構造に
おいて一部差違がある。例えば、ｐチャネルＭＯ３ＦＥ
Ｔ Ｃ２のゲート配線、あるいはソース配線はアイソレ
ーションのためｐ層６′の上を横切る。従って、アイソ
レーション層６′とｎ層２との境界のシリコン表面部Ａ
では電界集中が生じ、素子耐圧の低下を招く、このよう
な現象を防止するためポリシリコン１７を２層６′を遮
へいするように形成した。このように本実施例では、ア
イソレーション用の２層の表面を２層と同一電位の電極
でおおっている。第３図は、本実施例の１部分のみを示
したが、他の部分も同様の構造をしている。
第４図は本発明のさらに他の実施例を示す。本実施例の
特徴は、ｐ形基板１に高耐圧素子であるＩ Ｇ Ｔ Ｑ
ｌ、ｎチャネルＭＯ８ＦＥＴ Ｑ、 を形成する部分を
エツチングにて四部を形成し、この部分に厚いｎ層１８
．１９を形成したことがある。しかしｐチャネルＭＯ３
ＦＥＴＱ、を形成する部分のｎ層２０はｎ層１８．１９
よりも薄くなっている。従ってアイソレーション用の２
層２１．２２はｎ層の薄い部分に形成することが可能と
なり、深い拡散を必要としない。本実施例に述べたデバ
イスの動作は、第２図に示した等価回路表示を用いて、
第１の実施例と同様に説明することができる。また高耐
圧が必要な場合は、第２の実施例で示したような、アイ
ソレーション用のｐ領域上の電極を形成することが可能
である。
特徴は、ｐ形基板１に高耐圧素子であるＩ Ｇ Ｔ Ｑ
ｌ、ｎチャネルＭＯ８ＦＥＴ Ｑ、 を形成する部分を
エツチングにて四部を形成し、この部分に厚いｎ層１８
．１９を形成したことがある。しかしｐチャネルＭＯ３
ＦＥＴＱ、を形成する部分のｎ層２０はｎ層１８．１９
よりも薄くなっている。従ってアイソレーション用の２
層２１．２２はｎ層の薄い部分に形成することが可能と
なり、深い拡散を必要としない。本実施例に述べたデバ
イスの動作は、第２図に示した等価回路表示を用いて、
第１の実施例と同様に説明することができる。また高耐
圧が必要な場合は、第２の実施例で示したような、アイ
ソレーション用のｐ領域上の電極を形成することが可能
である。
以上述べたように、本発明によれば主スイッチのゲート
駆動用の電力を主電極から供給できるので、制御回路が
簡単になる効果がある。
駆動用の電力を主電極から供給できるので、制御回路が
簡単になる効果がある。
第１図は本発明の第１の実施例の素子の断面構造、第２
図は本発明の素子の動作を説明するための等価回路表示
、第３図、第４図は本発明の第２゜第３の実施例の断面
構造である。 １・・・Ｐ形基板、２・・ｎ一層、６・・・ｐ層、７・
・・ｎ層、８・・・ｐ層、９・・・ポリシリコン、１０
・・・ｎ層、１４・・ｐ層、１７・・ポリシリコン、１
８．１９・・・ｎ層、猶 ２ 図
図は本発明の素子の動作を説明するための等価回路表示
、第３図、第４図は本発明の第２゜第３の実施例の断面
構造である。 １・・・Ｐ形基板、２・・ｎ一層、６・・・ｐ層、７・
・・ｎ層、８・・・ｐ層、９・・・ポリシリコン、１０
・・・ｎ層、１４・・ｐ層、１７・・ポリシリコン、１
８．１９・・・ｎ層、猶 ２ 図
Claims (1)
- 【特許請求の範囲】 １、主スイッチとなる第１の絶縁ゲートを有する素子と
、その絶縁ゲートを負荷とするソースフォロアを形成す
る相補型の第２、第３の絶縁ゲート素子を同一チップに
集積することを特徴とする複合半導体素子。 ２、請求範囲第１項における複合半導体素子において、
ダイオードを同一チップに集積することを特徴とする複
合半導体素子。 ３、請求範囲第１項における複合半導体素子において、
主スイッチとなる絶縁ゲート素子のゲート、カソード間
に同一チップ上に形成した抵抗をそう入したことを特徴
とする複合半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121711A JPS612355A (ja) | 1984-06-15 | 1984-06-15 | 複合半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121711A JPS612355A (ja) | 1984-06-15 | 1984-06-15 | 複合半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS612355A true JPS612355A (ja) | 1986-01-08 |
Family
ID=14817983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121711A Pending JPS612355A (ja) | 1984-06-15 | 1984-06-15 | 複合半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS612355A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382819A (en) * | 1991-11-12 | 1995-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device having MOS source follower circuit |
| JPH07321214A (ja) * | 1994-05-19 | 1995-12-08 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 電力集積回路構体およびその製造方法 |
-
1984
- 1984-06-15 JP JP59121711A patent/JPS612355A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382819A (en) * | 1991-11-12 | 1995-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device having MOS source follower circuit |
| JPH07321214A (ja) * | 1994-05-19 | 1995-12-08 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 電力集積回路構体およびその製造方法 |
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