JPS6123697B2 - - Google Patents
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- JPS6123697B2 JPS6123697B2 JP53089456A JP8945678A JPS6123697B2 JP S6123697 B2 JPS6123697 B2 JP S6123697B2 JP 53089456 A JP53089456 A JP 53089456A JP 8945678 A JP8945678 A JP 8945678A JP S6123697 B2 JPS6123697 B2 JP S6123697B2
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- 230000015654 memory Effects 0.000 claims description 19
- 230000010355 oscillation Effects 0.000 claims description 17
- 230000003321 amplification Effects 0.000 claims description 10
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000006386 memory function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004793 poor memory Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
- H03J5/0281—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer the digital values being held in an auxiliary non erasable memory
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0254—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being transfered to a D/A converter
- H03J5/0263—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being transfered to a D/A converter the digital values being held in an auxiliary non erasable memory
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
この発明は、周波数シンセサイザチユーナに関
する。
する。
従来のメモリ機能を有する周波数シンセサイザ
チユーナにおいては、受信局の選局情報をメモリ
キー操作により指定した番地に書き込むものであ
る。このチユーナにあつては、メモリにすでに書
き込まれた選局情報を表示する手段がないため、
同一選局情報を異なる番地に二重，三重に書き込
む場合が生じ、メモリの利用率が悪くなるという
問題がある。特に、チユーナの使用者が複数人に
わたるとき、各人が独自にメモリへの書き込みを
行なうことが考えられるので、このような二重書
き込みが生じる。
チユーナにおいては、受信局の選局情報をメモリ
キー操作により指定した番地に書き込むものであ
る。このチユーナにあつては、メモリにすでに書
き込まれた選局情報を表示する手段がないため、
同一選局情報を異なる番地に二重，三重に書き込
む場合が生じ、メモリの利用率が悪くなるという
問題がある。特に、チユーナの使用者が複数人に
わたるとき、各人が独自にメモリへの書き込みを
行なうことが考えられるので、このような二重書
き込みが生じる。
この発明は、メモリへの二重書き込みを防止す
ることができる周波数シンセサイザチユーナを提
供するためになされた。
ることができる周波数シンセサイザチユーナを提
供するためになされた。
この発明は、メモリへの書き込み時に、すでに
書き込まれた内容と書き込み情報とを比較する手
段を設けて、二重書き込みを防止しようとするも
のである。
書き込まれた内容と書き込み情報とを比較する手
段を設けて、二重書き込みを防止しようとするも
のである。
本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば下記の通りであ
る。
ものの概要を簡単に説明すれば下記の通りであ
る。
すなわち、本願の代表的な周波数シンセサイザ
チユーナは、 (a) 高周波増幅および混合回路と、 (b) 中間周波増幅回路と、 (c) 検波回路と、 (d) 局部発振回路として動作する電圧制御型発振
回路と、 (e) 上記電圧制御型発振回路発振出力が印加され
るプログラマブルデイバイダと、 (f) 上記プログラマブルデイバイダの分周出力と
基準発振出力とを位相比較しその出力によつて
上記電圧制御型発振回路を制御する位相比較回
路と、 (g) 上記プログラマブルデイバイダの分周比を設
定する２進情報を発生するデジタル回路と、 (h) 上記デジタル回路により発生された２進情報
を記憶するメモリ回路と、 (i) 書き込み起動信号により上記メモリ回路に記
憶された２進情報を順次読み出す読み出し回路
と、 (j) 上記読み出し回路から読み出された２進情報
と上記デジタル回路により発生され書き込むべ
き２進情報とを比較する比較回路と、 (k) 上記比較回路の比較不一致出力により上記書
き込むべき２進情報の上記メモリ回路への書き
込みを開始する書き込み回路とを、 具備したことを特徴とする。
チユーナは、 (a) 高周波増幅および混合回路と、 (b) 中間周波増幅回路と、 (c) 検波回路と、 (d) 局部発振回路として動作する電圧制御型発振
回路と、 (e) 上記電圧制御型発振回路発振出力が印加され
るプログラマブルデイバイダと、 (f) 上記プログラマブルデイバイダの分周出力と
基準発振出力とを位相比較しその出力によつて
上記電圧制御型発振回路を制御する位相比較回
路と、 (g) 上記プログラマブルデイバイダの分周比を設
定する２進情報を発生するデジタル回路と、 (h) 上記デジタル回路により発生された２進情報
を記憶するメモリ回路と、 (i) 書き込み起動信号により上記メモリ回路に記
憶された２進情報を順次読み出す読み出し回路
と、 (j) 上記読み出し回路から読み出された２進情報
と上記デジタル回路により発生され書き込むべ
き２進情報とを比較する比較回路と、 (k) 上記比較回路の比較不一致出力により上記書
き込むべき２進情報の上記メモリ回路への書き
込みを開始する書き込み回路とを、 具備したことを特徴とする。
以下、実施例により、この発明を具体的に説明
する。
する。
図面は、この発明の一実施例を示す周波数シン
セサイザチユーナのブロツク図である。
セサイザチユーナのブロツク図である。
１は、高周波増幅及び混合回路であり、その出
力を中間周波増幅回路３に入力し、検波回路４を
通して復調し、低周波増幅回路５によりスピーカ
を駆動する。
力を中間周波増幅回路３に入力し、検波回路４を
通して復調し、低周波増幅回路５によりスピーカ
を駆動する。
周波数シンセサイザチユーナは、上記高周波増
幅及び混合回路の前段のフロントエンドにおい
て、従来のエア・バリアブルコンデンサを可変容
量ダイオードに置き換え、これを後述するPLL
（Phase Locked Loop）回路を用いて所定の選局
を行なおうとするものである。
幅及び混合回路の前段のフロントエンドにおい
て、従来のエア・バリアブルコンデンサを可変容
量ダイオードに置き換え、これを後述するPLL
（Phase Locked Loop）回路を用いて所定の選局
を行なおうとするものである。
すなわち、局部発振回路２として、電圧制御型
発振回路を用い、この出力をプログラマブルデイ
バイダ６に入力して、選局情報に応じて１／Ｎに
分周して位相比較回路７に入力する。
発振回路を用い、この出力をプログラマブルデイ
バイダ６に入力して、選局情報に応じて１／Ｎに
分周して位相比較回路７に入力する。
この位相比較回路は、上記分周出力と、基準発
振出力とを位相比較し、その出力をローパスフイ
ルタにより直流電圧として上記可変容量ダイオー
ド及び局部発振回路を制御する。これにより、基
準発振周波数と１／Ｎに分周された局部発振出力
とが一致するように、局部発振周波数をロツクす
るものである。
振出力とを位相比較し、その出力をローパスフイ
ルタにより直流電圧として上記可変容量ダイオー
ド及び局部発振回路を制御する。これにより、基
準発振周波数と１／Ｎに分周された局部発振出力
とが一致するように、局部発振周波数をロツクす
るものである。
すなわち、局部発振周波数foは、PLL回路の基
準周波数をfrとすると、fo＝Ｎ・frとなり、プロ
グラマブルデイバイダ６の分周比Ｎを適当に選ぶ
ことにより、希望する局の電波を受信することが
できるものである。
準周波数をfrとすると、fo＝Ｎ・frとなり、プロ
グラマブルデイバイダ６の分周比Ｎを適当に選ぶ
ことにより、希望する局の電波を受信することが
できるものである。
プログラマブルデイバイダ６は、プログラム端
子から入力される２進情報により任意の分周比を
得ることができるものであり、この２進情報は、
アツプ／ダウンカウンタ８で形成するものであ
る。
子から入力される２進情報により任意の分周比を
得ることができるものであり、この２進情報は、
アツプ／ダウンカウンタ８で形成するものであ
る。
このアツプ／ダウンカウンタ８は、キースイツ
チ回路１０及びカウンタ制御回路９で形成された
制御信号により、アツプ又はダウンカウント動作
を行ない、順次上記分周比を変化させることによ
り、希望周波数を指定するものである。
チ回路１０及びカウンタ制御回路９で形成された
制御信号により、アツプ又はダウンカウント動作
を行ない、順次上記分周比を変化させることによ
り、希望周波数を指定するものである。
１１は、表示回路であり、上記プログラム入力
情報を入力として、受信周波数をデイジタル表示
するものである。
情報を入力として、受信周波数をデイジタル表示
するものである。
１２はメモリ回路であり、メモリ番地に対応し
たキースイツチの操作により、その番地に受信局
の分周比である選局情報が書き込み回路１４を介
して書き込まれる。そして、キースイツチにより
メモリ選局を行なう場合には、読み出し回路１３
により読み出された情報が上記プログラマブルデ
イバイダ６に入力され、アツプ／ダウンカウンタ
出力に無関係に選局を行なうものである。
たキースイツチの操作により、その番地に受信局
の分周比である選局情報が書き込み回路１４を介
して書き込まれる。そして、キースイツチにより
メモリ選局を行なう場合には、読み出し回路１３
により読み出された情報が上記プログラマブルデ
イバイダ６に入力され、アツプ／ダウンカウンタ
出力に無関係に選局を行なうものである。
この実施例においては、このようなメモリ機能
を有するチユーナにおいて、同一選局情報の異な
る番地への二重書き込みを防止するため、上記読
み出し回路１３、書き込み回路１４を後述する機
能を付加するとともに、デイジタルコンパレータ
１５及び表示手段１６を設けるものである。
を有するチユーナにおいて、同一選局情報の異な
る番地への二重書き込みを防止するため、上記読
み出し回路１３、書き込み回路１４を後述する機
能を付加するとともに、デイジタルコンパレータ
１５及び表示手段１６を設けるものである。
アツプ／ダウンカウンタ８の出力でマニアル選
局した受信局をメモリに書き込む場合、そのキー
信号により、読み出し回路１３を動作させ順次記
憶内容を読み出し、その読み出し情報と、アツ
プ／ダウンカウンタ出力である書き込むべき情報
とをデイジタルコンパレータ１５で一致、不一致
を判定し、不一致の場合には、メモリ番地を変更
して同様にことを繰り返し、全メモリに書き込ま
れていないときは、書き込み回路１４に初めて起
動をかけて書き込みを行なう。
局した受信局をメモリに書き込む場合、そのキー
信号により、読み出し回路１３を動作させ順次記
憶内容を読み出し、その読み出し情報と、アツ
プ／ダウンカウンタ出力である書き込むべき情報
とをデイジタルコンパレータ１５で一致、不一致
を判定し、不一致の場合には、メモリ番地を変更
して同様にことを繰り返し、全メモリに書き込ま
れていないときは、書き込み回路１４に初めて起
動をかけて書き込みを行なう。
一方、上記比較動作中で一致出力があるとき
は、表示手段によりその旨を表示する。
は、表示手段によりその旨を表示する。
したがつて、メモリに書き込みを行なう場合、
すでに書き込み済みの内容の検索を行なうもので
あるため、同一選局情報を異なる番地に二重書き
込みを行なうことが防止できるため、メモリの有
効利用を図ることができる。
すでに書き込み済みの内容の検索を行なうもので
あるため、同一選局情報を異なる番地に二重書き
込みを行なうことが防止できるため、メモリの有
効利用を図ることができる。
この発明は、前記実施例に限定されず、メモリ
機能を有する周波数シンセサイザチユーナに広く
利用でき、特に、プログラマブルデイバイダ６を
マイクロコンピユータで制御するものにおいて
は、マイクロコンピユータのプログラムの変更に
より容易に実施できるものである。
機能を有する周波数シンセサイザチユーナに広く
利用でき、特に、プログラマブルデイバイダ６を
マイクロコンピユータで制御するものにおいて
は、マイクロコンピユータのプログラムの変更に
より容易に実施できるものである。
図面は、この発明の一実施例を示すブロツク図
である。 １…高周波増幅及び混合回路、２…局部発振回
路、３…中間周波増幅回路、４…検波回路、５…
低周波増幅回路、６…プログラマブルデイバイ
ダ、７…位相比較回路、８…アツプ／ダウンカウ
ンタ、９…カウンタ制御回路、１０…キースイツ
チ回路、１１…表示回路、１２…メモリ、１３…
読み出し回路、１４…書き込み回路、１５…デイ
ジタルコンパレータ、１６…表示手段。
である。 １…高周波増幅及び混合回路、２…局部発振回
路、３…中間周波増幅回路、４…検波回路、５…
低周波増幅回路、６…プログラマブルデイバイ
ダ、７…位相比較回路、８…アツプ／ダウンカウ
ンタ、９…カウンタ制御回路、１０…キースイツ
チ回路、１１…表示回路、１２…メモリ、１３…
読み出し回路、１４…書き込み回路、１５…デイ
ジタルコンパレータ、１６…表示手段。
Claims (1)
- 【特許請求の範囲】 １ 周波数シンセサイザチユーナであつて、 (a) 高周波増幅および混合回路と、 (b) 中間周波増幅回路と、 (c) 検波回路と、 (d) 局部発振回路として動作する電圧制御型発振
回路と、 (e) 上記電圧制御型発振回路の発振出力が印加さ
れるプログラマブルデイバイダと、 (f) 上記プログラマブルデイバイダの分周出力と
基準発振出力とを位相比較しその出力によつて
上記電圧制御型発振回路を制御する位相比較回
路と、 (g) 上記プログラマブルデイバイダの分周比を設
定する２進情報を発生するデジタル回路と、 (h) 上記デジタル回路により発生された２進情報
を記憶するメモリ回路と、 (i) 書き込み起動信号により上記メモリ回路に記
憶された２進情報を順次読み出す読み出し回路
と、 (j) 上記読み出し回路から読み出された２進情報
と上記デジタル回路により発生され書き込むべ
き２進情報とを比較する比較回路と、 (k) 上記比較回路の比較不一致出力により上記書
き込むべき２進情報の上記メモリ回路への書き
込みを開始する書き込み回路とを、 具備したことを特徴とする周波数シンセサイザチ
ユーナ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8945678A JPS5516565A (en) | 1978-07-24 | 1978-07-24 | Frequency synthesizer tuner |
| US06/056,851 US4282603A (en) | 1978-07-24 | 1979-07-12 | Synthesizer tuner |
| DE19792929469 DE2929469A1 (de) | 1978-07-24 | 1979-07-20 | Normalfrequenzgenerator-abstimmvorrichtung |
| GB7925494A GB2026799B (en) | 1978-07-24 | 1979-07-20 | Synthesizer tuner with mercury |
| SG611/83A SG61183G (en) | 1978-07-24 | 1983-09-28 | A synthesizer tuner |
| HK78/84A HK7884A (en) | 1978-07-24 | 1984-01-24 | A synthesizer tuner |
| MY377/84A MY8400377A (en) | 1978-07-24 | 1984-12-30 | A synthesizer tuner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8945678A JPS5516565A (en) | 1978-07-24 | 1978-07-24 | Frequency synthesizer tuner |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5516565A JPS5516565A (en) | 1980-02-05 |
| JPS6123697B2 true JPS6123697B2 (ja) | 1986-06-06 |
Family
ID=13971192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8945678A Granted JPS5516565A (en) | 1978-07-24 | 1978-07-24 | Frequency synthesizer tuner |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4282603A (ja) |
| JP (1) | JPS5516565A (ja) |
| DE (1) | DE2929469A1 (ja) |
| GB (1) | GB2026799B (ja) |
| HK (1) | HK7884A (ja) |
| MY (1) | MY8400377A (ja) |
| SG (1) | SG61183G (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944119A (ja) * | 1982-09-06 | 1984-03-12 | Pioneer Electronic Corp | 電子チユ−ナ− |
| JPS62153073A (ja) * | 1985-07-08 | 1987-07-08 | Olympus Optical Co Ltd | 画像記録装置 |
| JPS6485413A (en) * | 1987-09-28 | 1989-03-30 | Clarion Co Ltd | Preset type receiver |
| JPH01136409A (ja) * | 1987-11-20 | 1989-05-29 | Fujitsu Ten Ltd | ラジオ受信機 |
| US5551071A (en) * | 1994-02-15 | 1996-08-27 | Uniden Corp. | Channel sorting scanning receiver |
| JP3152060B2 (ja) * | 1994-04-25 | 2001-04-03 | 松下電器産業株式会社 | メモリ読み込み回路 |
| US20080009260A1 (en) * | 2006-07-10 | 2008-01-10 | Mediatek Inc. | Mixer with dynamic intermediate frequency for radio-frequency front-end and method using the same |
| US8026403B2 (en) * | 2007-06-27 | 2011-09-27 | H R D Corporation | System and process for production of liquid product from light gas |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415164B2 (ja) * | 1974-05-20 | 1979-06-13 | ||
| US4110694A (en) * | 1975-10-10 | 1978-08-29 | Warren A. Sturm | Channel number interface |
| US4138647A (en) * | 1977-06-28 | 1979-02-06 | Rca Corporation | Memory type tuning system for storing information for a limited number of preferred tuning positions |
-
1978
- 1978-07-24 JP JP8945678A patent/JPS5516565A/ja active Granted
-
1979
- 1979-07-12 US US06/056,851 patent/US4282603A/en not_active Expired - Lifetime
- 1979-07-20 GB GB7925494A patent/GB2026799B/en not_active Expired
- 1979-07-20 DE DE19792929469 patent/DE2929469A1/de not_active Withdrawn
-
1983
- 1983-09-28 SG SG611/83A patent/SG61183G/en unknown
-
1984
- 1984-01-24 HK HK78/84A patent/HK7884A/xx unknown
- 1984-12-30 MY MY377/84A patent/MY8400377A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| HK7884A (en) | 1984-02-01 |
| SG61183G (en) | 1984-07-27 |
| DE2929469A1 (de) | 1980-02-28 |
| US4282603A (en) | 1981-08-04 |
| JPS5516565A (en) | 1980-02-05 |
| GB2026799B (en) | 1982-06-30 |
| MY8400377A (en) | 1984-12-31 |
| GB2026799A (en) | 1980-02-06 |
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