JPS61237101A - 電源シ−ケンサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子計算機システム等における複数の装置
の電源を投入および切断制御する電源シーケンサ装置に
関するものである。

〔従来の技術〕

第３図は、従来の電子計算機システムに用いた電源の投
入および切断制御を行なう電源シーケンサ装置を示すブ
ロック図である。図において、（１）はリレーロジック
で構成された電源の投入および切断を行なう電源シーケ
ンサ装置であシ、複数の制御出口（Ｎ／）〜（Ｎ　ｉｓ
　）　　を有している。（コ）は電子計算機の中央処理
装置Ｃ以下ＣＰＵという）　、　（，７）は制御出口（
Ｎｔ　）とＣＰＵ（Ｊ）とを結ぶＣ’ＰＵ電源制御線、
（ダ）は入出力制御装置、（５）は制御出口（ＮＪ）と
入出力制御装置（りとを結ぶ入出力制閤装置電源制−線
、（６）はディスク制御装置、（７）は制御出口（ＮＪ
）とディスク制御装置　（Ａ）とを結ぶディスク制御装
置電源制御線、（ｔ）はディスク装置、（ｑ）は制御出
口ＣＮハとディスク装置（ｆｆ）とを結ぶディスク装置
電源制御線、（ｉｏ）は磁気テープ装置、（１１）は制
御出口（Ｎ　ｔｓ）と磁気テープ装置（ｌＯ）とを結ぶ
ａ気テープ装置電源制御線、（１コ）はラインプリンタ
装置、（ｔＪ’）は制御出口（Ｎ／＄）とラインプリン
タ装置（ｌコ）とを結ぶラインプリンタ装置電源制御線
、（ハ０は電源シーケンサ装置（１）へ与えられる電子
計算機システム全体の電源投入指示信号Ｐ−ＯＮを入力
する電源投入指示線、（１５）は電源シーケンサ装置（
／ｌへ与えられる電子計算機システム全体の電源切断指
示信号Ｐ−ＯＦＦを入力する電源切断指示線、（／４）
Ｆｉ電源シーケンサ装置（１）の未使用の制御出口（Ｈ
ｅ）Ｋ接続され、電源制御信号をジャンパするためのジ
ャンパコネクタで６る。

次に第１図に示した電源シーケンサ装置（１）のフロー
チャート図も参照して動作について説明する。

電子計算機システムに対する電源投入信号Ｐ　−ＯＮは
、電源投入指示線（／弘）によシミ源シーケンサ装置（
１）に与えられる。電源シーケンサ装置（／ｌには１３
個の制御出口（ＮＪ）〜（Ｎ　／＆　）が用意されてお
１）、ｆＪｊＥＪ図のように制（財）出口（Ｎｉ）（Ｎ
Ｊ）（ＮａＸＮｚ）（ＮＪＪ）（ＮＪＩＩ）にはＣＰ　
Ｕ（Ｊ）、入出力制御装置（弘）、ディスク制御装置（
６）、ディスク装置（ｆ）、磁気テープ装置（ｌθ）、
ラインプリンタ装置（１コ）がそれぞれ制御線（３）（
夕）（７）（デ）　（／Ｉ’）（ｔＪ）　　を介して接
続され、制御出口（Ｎ４１）Ｉｃはジャンパ・コネクタ
（／６）２）Ｅ接続されている吃のとする。ステップ（
コｌ）で電源投入信号Ｐ−ＯＮの入力を確認すると、電
源シーケンサ装置（１）はステップ（コ２）に移シ、ま
ず、　Ｃ’ＰＵ（，２１に対し電源投入を指示し電源投
入が完了したことを確認（ステップ（Ｊ４’））Ｌ、続
いてステップ（コロ）を介して入出力制御装置（す、デ
ィスク制御装置（６）を順次電源投入する。制御出口（
１１）にはジャンパ・コネクタ（ｔ４）が接続されてい
るため次の制御出口（Ｎｚ）へ移シ、ディスク装置（ｔ
）、磁気テープ装置（ｉｏ）、９インプリンタ装置（１
２）と順次電源投入を行ってゆく。このように制御出口
（ＮＪ）〜（Ｎ／＃）Ｋ対し電源投入指示を与えるが。

制御出口（Ｎ　＃　）に何も接続されていないため、制
御出口（Ｎ　／Ｉ　）の電源投入完了の検出（ステップ
（コ３））と電源切断指示信号Ｐ−ＯＦＦの検出（ステ
ップ（コ３））とでループした状態となる・ステップ（
コＪ）によシ、電源切断指示信号０−ＯＦＦが与えられ
たことを検出すると、電源シーケンサ装置（１）は、前
述の電源投入順序とは逆の順に、制御出口（Ｎ　ｔｚ　
）から（ＮＪ）に向って電源切断ジ−タンス動作（ステ
ップＣコツ）〜（，７／））を開始する。

電源切断シーケンスは制御出口（ＮＪｊ）から（Ｎりま
では単純な切断動作であるが制御出口（Ｍｌ）から（Ｎ
ｌ）の切断に移るときにはＢｏｏｍｓの遅延回路（図示
せず）が設けである（ステップ（Ｊ　ｉ　））。

なぜならディスク装置（ｔ）、磁気テープ装置（１０）
およびラインプリンタ装置（ｌコ）の電源切断が確実に
行なわれる時間として！ｒ００ｍｓの遅延時間を必要と
するからである。その後、ディスク制御装置（６）、入
出力制御装置（＆）およびＣ’　Ｐ　Ｕ（２１を順次切
断し、ステップ（コク）の制御出口（ＮＪ）のＯＦＦ完
了検出によシ、電子計算機システム全体の電源切断を完
了する。

〔発明が解決しようとする問題点〕

従来の電源シーケンサ装置は以上のように構成されてい
るので、遅延回路が入っている制御出口が固定されてい
ることから、接続される制御装置の数が少ない場合には
ジャンパ・コネクタを接続しなければならないという問
題点があった。

この発明は上記のような問題点を解決するためＫなされ
たもので、遅延回路が入る位置を自由に設定することに
よりジャンパ・コネクタを不要とした電源シーケンサ装
置を得ることを目的とする。

〔間組点を解決するための手段〕

この発明に系る電源シーケンサ装置は、従来リレーロジ
ックで構成されていたものをマイクロプログラム側−化
し、さらに、遅延制御出口設定スイッチを設けたもので
ある。

〔作　用〕

この発明における電源シーケンサ装置は遅延挿入制御出
口設定スイッチによシ、遅延をどこの位置に設定するか
を自由に設定できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において（２１〜（ｔ！ｒ）、　（ＮＪ）〜（Ｈｉｓ
）およびＰ−ＯＮ、Ｐ−ＯＦＦについては第３図の構成
と同一である。（ｔｈ）はマイクロプログラム制ｒＭＪ
ＩＣよる電源シーケンサ装置である。（／７）は遅延時
間をどこの制御出口に設定するかを指定する遅延制御出
口設定スイッチであシ、ダピツ上で構成されている。て
／ｇ）は遅延制御出口設定スイッチ（ｌり）で設定され
た制御出口（Ｎｘ）から次の制圓出口（Ｎｘ−／）に対
してどれだけの遅延時間を設定するかを決めるためのび
ビットで構成された遅延時間設定スイッチであシ、各設
定スイッチ（ｌり）。

（１Ｋ）からの信号は設定線（１７ａ）（／＋ｒａ）を
介して電源シーケンサ装置（ｌＡ）Ｋ与えられる。

次Ｅ、ｆａコ図のフローチャート図も参照して。

電源シーケンサ装置（ｌＡ）の動作について説明する。

第２図において、ステップ（コｌ）〜（コ４Ｉ）および
Ｃコロ）〜（コｔ）については第ダ図の手順と同一であ
る。電源シーケンサ装置（ｌＡ）は第３図の場合と同様
Ｋ　／　７個の制御出口（Ｎｔ　）〜（Ｎ　ｔｚ　）を
有してお〕、第１図のように各制御出口（Ｎｔ　）〜（
Ｈｚ’）、（ＮｔＪ）には順番に、ＣＰＵ（コ）〜ライ
ンプリンタ装置（ｌコ）が接続されているものとする。

電子計算機システム全体の電源投入指示線（ハ０によシ
ミ源投入指示信号Ｐ−ＯＮが入力されると、電源シーケ
ンサ装置（ｌＡ）はステップ（コ／）〜（コリ。

（コロ）および（３コ）ＫよシＣＰ　Ｕ（コ）→入出力
制御装置（り）→ディスク制御装置（６）→ディスク制
御０　（ｆ）→磁気テープ装置（１０）→ラインプリン
タ装置（１２）と、それぞれ電源投入が完了したことを
確認しながら電源投入制御を行い、制御出口（Ｎ　／＃
　’）の電源投入指示へと進む。しかし、制御出口（Ｎ
／＃）には投入すべき装置が接続されていないため、ス
テップ（３コ）と電源切断指示信号Ｐ−ＯＦＦの検出ス
テップ（コ３）とでループしている。電源切断指示信号
Ｐ−ＯＦＦが与えられるとステップ（３３）へ移シ、制
御出口（Ｎ／９）の電源切断指示を行い次に遅延制御出
口設定スイッチ（ｌり）の設定値Ｓ／ｌと電源切断指示
を行なった制御出口（Ｎ／亭）とを比較しくステップｒ
ｊ４’））不一致の場合はステップ（コｔ）を介して制
御出口（Ｎ／Ｊ）の電源切断指示へ移シ制脚出口（Ｎ／
）Ｋ達するまで（ステップ（コク））順次電源切断指示
を行う、遅延制御出口設定スイッチ（ｌり）の設定値Ｓ
／？と電源切断指示を行なった制御出口とが一致した場
合は遅延時間設定スイッチ（１ｇ）によル設定された遅
延時間（ステップ（、Ｌｔ））の後Ｋ（ステップ（３６
）　）次の電源切断指示へ進む。

遅延制御出口設定スイッチ（ｌり）は弘ビットで構成さ
れているので、各制御出口（Ｎ／）〜（Ｎ　／！　’）
に対応した１個所の設定が可能である。また・遅延時間
設定スイッチ（／１）もぐビットで構成しているためｌ
ｏｏｍｓ単位で可変とするなら０−ｔ、ｒｏｏｍｓの間
ｉｏｏｍａ単位で設定が可能である・なお、上記実施例
では、電源シーケンサ装置（ｌＡ）の外部に遅延制御出
口設定スイッチ（１り）および遅延時間設定スイッチ（
／１）をそれぞれ１個ずつ設けているが、複数個設けて
も良く、また。

これら設定スイッチ（／７）（／ｌ）を電源シーケンサ
装置（ｌＡ）の内部に設けても良い。さらに遅延時間が
固定でも支障がない場合は、遅延制御出口設定スイッチ
（ｌり）のみ設け、遅延時間設定スイッチ（／ｌ）を設
けず固定時間としても良い。

また上記実施例では電子計算機システムの電源シーケン
サ装置について説明したが制御装置と装置との電源制御
においてこの発明による電源シーケンサ装置を用い切断
シーケンスのｌ箇所又は複数箇所に遅延時間を設ける必
要がある構成の装置であってもよく、上記実施例と同様
の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、遅延制御出口設定ス
イッチを設け、この設定値と電源切断制御出口番号とを
比較するように構成したので、遅延制御出口を自由に設
定できると共に、ジャンパ・コネクタが不要となシ、構
造簡単かつ安価な電源シーケンサ装置を提供できる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による電源シーケンサ装置
を示すブロック接続図、第２図はこの発明の一実施例に
よる電源シーケンサ装置の動作を示す７０−チャート図
、第３図は従来のシーケンサ装置のブロック接続図、第
ダ図は従来の電源シーケンサ装置の動作を示すフローチ
ャート図テする・ （ｌＡ）は電源シーケンサ装置、（１り）は遅延開園出
口設定スイッチ、（１ｇ）は遅延時間設定スイッチ、（
Ｍｌ’）〜（Ｎ　ｔｚ　）は電源シーケンサ装置の制御
出口である。 なお１図中、同一符号は同一、又は相当部分を示す。 犀１図

Claims (2)

【特許請求の範囲】
1. （１）複数の制御出口を有し、この制御出口に接続され
   た複数の装置の電源を順次に制御する電源シーケンサ装
   置において、前記制御出口の所望位置に切断シーケンス
   時の遅延時間を設定するための遅延制御出口設定スイッ
   チを設けたことを特徴とする電源シーケンサ装置。
2. （２）遅延時間を任意の長さに設定するための遅延時間
   設定スイッチを設けたことを特徴とする特許請求の範囲
   第１項記載の電源シーケンサ装置。