JPS61237131A - デ−タバスプリチヤ−ジ回路 - Google Patents
デ−タバスプリチヤ−ジ回路Info
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- JPS61237131A JPS61237131A JP60078203A JP7820385A JPS61237131A JP S61237131 A JPS61237131 A JP S61237131A JP 60078203 A JP60078203 A JP 60078203A JP 7820385 A JP7820385 A JP 7820385A JP S61237131 A JPS61237131 A JP S61237131A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔−産業上の利用分野〕
本発明は、データバス方式を使用したｌチッーブのマイ
クロコンビエータ（以下、マイコンという）、大規佛集
積回路（以下、ＬＳＩという）等の装置に設けられるデ
ータバスプリチャージ回路に関するものである。
クロコンビエータ（以下、マイコンという）、大規佛集
積回路（以下、ＬＳＩという）等の装置に設けられるデ
ータバスプリチャージ回路に関するものである。
内部データバス構造を持つｌチップマイコン等に設けら
れるデータバスプリチャージ回路は、データバスにデー
タ信号がセットされる前に、データバスの全ビット線を
強制的に論理°ｌ”（電源電位ＶＤＤ）の初期状態にし
、データ信号をデータバスに確立するまでの時間を短縮
する回路である。
れるデータバスプリチャージ回路は、データバスにデー
タ信号がセットされる前に、データバスの全ビット線を
強制的に論理°ｌ”（電源電位ＶＤＤ）の初期状態にし
、データ信号をデータバスに確立するまでの時間を短縮
する回路である。
従来、このような分野の技術としては、特開昭！Ｉ！ニ
ー １１４１２７号公報に記載されるものがあった。
ー １１４１２７号公報に記載されるものがあった。
以下、その構成を図を用いて説明する。
第２図は従来のデータバスプリチャージ回路の一構成例
を示す回路図である。図において、ｌは内部のデータバ
スで、その複数本のビット線にはレジスター、バスドラ
イバＪ、及びデータバスプリチャージ回路１０が接続さ
れている。
を示す回路図である。図において、ｌは内部のデータバ
スで、その複数本のビット線にはレジスター、バスドラ
イバＪ、及びデータバスプリチャージ回路１０が接続さ
れている。
データバスプリチャージ回路ＩＯは、プリチャージ制御
信号ＰＲに基づいてデータバスｌの全ビット線を電源電
位ＶＤＤ （論理°／°）に充電する充電回路ｌ／と、
前記ビット線の充電状態を検出するプリチャージ検出回
路／コと、このプリチャージ検出回路ｌコの出力信号と
書込みおよびプリチャージ用のクロック信号ＣＰとに基
づいてプリチャージ制御信号ＰＲを出力する制御信号発
生回路１３と、読出し制御信号ＲＣ及びプリチャージ制
御信号ＰＲＫ基づきバスドライバ３をオン、オフ制御す
るにΦ回路／４１と、書込み制御信号ＷＲ及びりｐツク
信号ＣＰＫ基づきレジスタＪの書込みを制御するにΦ回
路ｔＳとで構成される。
信号ＰＲに基づいてデータバスｌの全ビット線を電源電
位ＶＤＤ （論理°／°）に充電する充電回路ｌ／と、
前記ビット線の充電状態を検出するプリチャージ検出回
路／コと、このプリチャージ検出回路ｌコの出力信号と
書込みおよびプリチャージ用のクロック信号ＣＰとに基
づいてプリチャージ制御信号ＰＲを出力する制御信号発
生回路１３と、読出し制御信号ＲＣ及びプリチャージ制
御信号ＰＲＫ基づきバスドライバ３をオン、オフ制御す
るにΦ回路／４１と、書込み制御信号ＷＲ及びりｐツク
信号ＣＰＫ基づきレジスタＪの書込みを制御するにΦ回
路ｔＳとで構成される。
なお、第２図中、１６はプリチャージ制御信号ＰＲを伝
送する信号線、および１７はクロック信号ｃｐを伝送す
る信号である。また、図示されていないが、データバス
／には、例えば、データバスｌとの間でデータ信号の授
受を行なう他のレジスタ及びバスドライバが接続されて
いる。
送する信号線、および１７はクロック信号ｃｐを伝送す
る信号である。また、図示されていないが、データバス
／には、例えば、データバスｌとの間でデータ信号の授
受を行なう他のレジスタ及びバスドライバが接続されて
いる。
以上のように構成される回路の動作について説明する。
先ず、書込み制御信号ＷＲが論理°０”、および読出し
制御信号ＲＣが論理°／”であると仮定する。
制御信号ＲＣが論理°／”であると仮定する。
クロック信号ＣＰが“ｌ”から°０”に変化すると、制
御信号発生回路１３から出力されるプリチャージ制御信
号ＰＲが°１１から°Ｏ”になりて充電回路ｌｌがオン
状態となる。これ忙よりてデータバスｌの全ビット線が
一定時間、電源電位ＶＤＤ （論理°／″）に充電され
る。
御信号発生回路１３から出力されるプリチャージ制御信
号ＰＲが°１１から°Ｏ”になりて充電回路ｌｌがオン
状態となる。これ忙よりてデータバスｌの全ビット線が
一定時間、電源電位ＶＤＤ （論理°／″）に充電され
る。
データバスｌの全ビット線が＠ｌ”になると、プリチャ
ージ検出回路ｌコは一定時間、＠ｌ”の出力信号を制御
信号発生回路／Ｊへ与える。そのため、プリチャージ制
御信号ＰＲが°ｏ’から°／°へ変化し、充電回路／／
がオフ状態となる。
ージ検出回路ｌコは一定時間、＠ｌ”の出力信号を制御
信号発生回路／Ｊへ与える。そのため、プリチャージ制
御信号ＰＲが°ｏ’から°／°へ変化し、充電回路／／
がオフ状態となる。
次に、読出し制御信号ＲＣが＠０”、書込み制御信号Ｗ
Ｒが°ｌ”であると仮定して、データバスｌに接続され
た他のレジスタ（図示せず）から誼データバス／ヘデー
タ信号が送出されると、プリチャージ検出回路／コの出
力信号が°ｌ″から°０“へ変化する。そして、クロッ
ク信号ＣＰが°０”から＠ｌ”へ変化すると、にΦ回路
１５の出力信号°ｌ”により、データバスｌの内容がレ
ジスタ２に格納される。
Ｒが°ｌ”であると仮定して、データバスｌに接続され
た他のレジスタ（図示せず）から誼データバス／ヘデー
タ信号が送出されると、プリチャージ検出回路／コの出
力信号が°ｌ″から°０“へ変化する。そして、クロッ
ク信号ＣＰが°０”から＠ｌ”へ変化すると、にΦ回路
１５の出力信号°ｌ”により、データバスｌの内容がレ
ジスタ２に格納される。
次いで、クロック信号ＣＰがｌ”から°０′″に変化す
ると、充電回路／／がオン状態となりてデータバスｌが
°ｌ”に充電される。充電後、プリチャージ検出回路ｌ
コ及び制御信号発生回路／Ｊにより、充電回路／／がオ
フ状態となる。そして読出し制御信号ＲＣが°ｌ”、書
込み制御信号ＷＲが”Ｏ”となると、駒回路／４（の出
力“ｌ”により、バスドライバ３がオン状態となってレ
ジスタコの内容がデータバスｌに出力される。
ると、充電回路／／がオン状態となりてデータバスｌが
°ｌ”に充電される。充電後、プリチャージ検出回路ｌ
コ及び制御信号発生回路／Ｊにより、充電回路／／がオ
フ状態となる。そして読出し制御信号ＲＣが°ｌ”、書
込み制御信号ＷＲが”Ｏ”となると、駒回路／４（の出
力“ｌ”により、バスドライバ３がオン状態となってレ
ジスタコの内容がデータバスｌに出力される。
以上のようにして、データバス／に対するデータ信号の
書込みおよび読出し動作が行なわれる。
書込みおよび読出し動作が行なわれる。
しかしながら、上記構成のデータバスプリチャージ回路
１０では、データ信号をデータバスｌへ送出するための
タイミング用信号線１６と、データ信号をデータバスｌ
から受傷するためのタイミング用信号線１７との一系統
の信号線が必要である。この一系統の信号線／Ａ、 ／
７は、データバスｌどの間でデータ信号の授受を行なう
他のレジスタ、メモリ、し勺ボート等の全ての部分で必
要とするため、データバスｌに沿って各所に配線する必
要があり、これにより【配線面積が増大するという問題
点があった。さらに、プリチャージの終了を検出するた
めの回路ｌコ、／３を必要とするため、回路構成が複雑
化するという問題点もありた。
１０では、データ信号をデータバスｌへ送出するための
タイミング用信号線１６と、データ信号をデータバスｌ
から受傷するためのタイミング用信号線１７との一系統
の信号線が必要である。この一系統の信号線／Ａ、 ／
７は、データバスｌどの間でデータ信号の授受を行なう
他のレジスタ、メモリ、し勺ボート等の全ての部分で必
要とするため、データバスｌに沿って各所に配線する必
要があり、これにより【配線面積が増大するという問題
点があった。さらに、プリチャージの終了を検出するた
めの回路ｌコ、／３を必要とするため、回路構成が複雑
化するという問題点もありた。
本発明は、前記従来技術が持っていた問題点とし【、配
線面積の増大化と回路構成の複雑化の点について解決し
たデータバスプリチャージ回路を提供するものである。
線面積の増大化と回路構成の複雑化の点について解決し
たデータバスプリチャージ回路を提供するものである。
本発明は前記問題点を解決するために、データバスに対
するデータ信号の授受を行なう前に、強制的に該データ
バスを充電するようにしたデータバスプリチャージ回路
において、クロック信号を一定時間遅延させる遅延回路
と、この遅延回路の出力信号と前記クロック信号とに基
づいてデータバスを充電する充電回路と、前記りｐツク
信号と第１の制御信号とに基づい【前記データバスヘデ
ータ信号を送信するための信号を出力する第１の論理回
路と、前記クロック信号と第２の制御信号とく基づいて
前記データバス上のデータ信号を受信するための信号を
出力する第２の論理回路とを備えたものである。
するデータ信号の授受を行なう前に、強制的に該データ
バスを充電するようにしたデータバスプリチャージ回路
において、クロック信号を一定時間遅延させる遅延回路
と、この遅延回路の出力信号と前記クロック信号とに基
づいてデータバスを充電する充電回路と、前記りｐツク
信号と第１の制御信号とに基づい【前記データバスヘデ
ータ信号を送信するための信号を出力する第１の論理回
路と、前記クロック信号と第２の制御信号とく基づいて
前記データバス上のデータ信号を受信するための信号を
出力する第２の論理回路とを備えたものである。
本発明によれば、以上のようにデータバスプリチャージ
回路を構成したので、クロック信号が論理１０”または
０１”のときに、遅延回路による一定の遅延時間後に、
充電回路によってデータバスがプリチャージされる。さ
らに、クロック信号が論理°ｌ”または＠０”のときに
、第１あるいは第２の論理回路の出力によってデータバ
スとの間でデータ信号の授受が行なわれる。このように
、一系統のクロック信号と同期してプリチャージとデー
タ信号の送受信とが行なえる。したがって、前記問題点
を除去できるのである。
回路を構成したので、クロック信号が論理１０”または
０１”のときに、遅延回路による一定の遅延時間後に、
充電回路によってデータバスがプリチャージされる。さ
らに、クロック信号が論理°ｌ”または＠０”のときに
、第１あるいは第２の論理回路の出力によってデータバ
スとの間でデータ信号の授受が行なわれる。このように
、一系統のクロック信号と同期してプリチャージとデー
タ信号の送受信とが行なえる。したがって、前記問題点
を除去できるのである。
第７図は本発明の実施例に係るデータバスプリチャージ
回路の構成を示す回路図である。第１図において、Ｊは
内部のデータバスであり、このデータバスＪは複数のビ
ット線θ〜３で構成される。
回路の構成を示す回路図である。第１図において、Ｊは
内部のデータバスであり、このデータバスＪは複数のビ
ット線θ〜３で構成される。
ビット線の数は、図ではダ本示されているが、その数は
回路規模に応じて適宜選定される。データバスＪには、
レジスタ２／、パスドライバー、パスラッチ回路３、及
びデータバスプリチャージ回路３０が接続されている。
回路規模に応じて適宜選定される。データバスＪには、
レジスタ２／、パスドライバー、パスラッチ回路３、及
びデータバスプリチャージ回路３０が接続されている。
レジスタコｌは、データ入力端子ＤＯ−ＤＪ、データ書
込み端子Ｗ、及びデータ出力端子ＱＯ−Ｑｊを有し、該
データ出力端子ＱＯ〜ＱｊＫバスドライバーが接続され
ている。バスドライバーは、レジスタＪ／の出力をデー
タバスｌへ送出する回路であり、データ出力端子ＱＯ−
ＱＪとデータバスｍのビット線との間に直列接続された
複数のトライステート回路等で構成される。パスラッチ
回路３はデータバスに上のデータを保持する回路であり
、例えば直列接続された一個のＮＯＴ回路が各ビット線
にそれぞれ接続された構成をなす。
込み端子Ｗ、及びデータ出力端子ＱＯ−Ｑｊを有し、該
データ出力端子ＱＯ〜ＱｊＫバスドライバーが接続され
ている。バスドライバーは、レジスタＪ／の出力をデー
タバスｌへ送出する回路であり、データ出力端子ＱＯ−
ＱＪとデータバスｍのビット線との間に直列接続された
複数のトライステート回路等で構成される。パスラッチ
回路３はデータバスに上のデータを保持する回路であり
、例えば直列接続された一個のＮＯＴ回路が各ビット線
にそれぞれ接続された構成をなす。
データバスプリチャージ回路３０は、第１の論理回路で
あるＡＮＤ回路３／、第２の論理回路であるにΦ回路３
コ、遅延回路３３、ＯＲ回路ｊ４（、及び充電回路３！
で構成される。
あるＡＮＤ回路３／、第２の論理回路であるにΦ回路３
コ、遅延回路３３、ＯＲ回路ｊ４（、及び充電回路３！
で構成される。
瓜回路３１は、クロック信号ｃｐと第１の制御信号であ
る読出し制御信号ＲＣとを入力し、その論理積出力でバ
スドライバーをオン、オフ制御する。にΦ回路３コは、
クロック信号ＣＰと第２の制御信号である書込み制御信
号ＷＣとを入力し、その論理積出力をレジスタ！／のデ
ータ書込み端子Ｗに与えて該レジスター／の書込みを制
御する。
る読出し制御信号ＲＣとを入力し、その論理積出力でバ
スドライバーをオン、オフ制御する。にΦ回路３コは、
クロック信号ＣＰと第２の制御信号である書込み制御信
号ＷＣとを入力し、その論理積出力をレジスタ！／のデ
ータ書込み端子Ｗに与えて該レジスター／の書込みを制
御する。
遅延回路３３は、クロック信号を一定時間ｔだけ遅らせ
た遅延信号ＤＬを出力してＯＲ回路ｊ４１に与えるもの
で、通常のインバータ回路２段、あるいはゲート入力容
量を用いたＲＣ回路等で構成される。ＯＲ回路ｊｌＩは
、遅延信号ＤＬ及びクロック信号ＣＰを入力し、論理和
出力であるプリチャージ制御信号ＰＲを充電回路３！ｒ
へ与える。
た遅延信号ＤＬを出力してＯＲ回路ｊ４１に与えるもの
で、通常のインバータ回路２段、あるいはゲート入力容
量を用いたＲＣ回路等で構成される。ＯＲ回路ｊｌＩは
、遅延信号ＤＬ及びクロック信号ＣＰを入力し、論理和
出力であるプリチャージ制御信号ＰＲを充電回路３！ｒ
へ与える。
充電回路３５は、データバスＪの全ビット線Ｏ〜Ｊを電
源電位ＶＤＤ （論理１１”）に充電するもので、複数
個のＰ型ＭＯ８） ２ンジスタＰ／〜Ｐ％等で構成され
る。各トランジスタＰ／−Ｐｌのドレインは電源電位Ｖ
ＤＤに共通接続され、そのソースはデータバスＪの各ビ
ット線に接続され、そのゲートはＯＲ回路３４！の出力
端に共通接続されている。
源電位ＶＤＤ （論理１１”）に充電するもので、複数
個のＰ型ＭＯ８） ２ンジスタＰ／〜Ｐ％等で構成され
る。各トランジスタＰ／−Ｐｌのドレインは電源電位Ｖ
ＤＤに共通接続され、そのソースはデータバスＪの各ビ
ット線に接続され、そのゲートはＯＲ回路３４！の出力
端に共通接続されている。
なお、第１図において、３６はクロック信号ＣＰを伝送
する信号線である。また、図ではレジスター及びバスド
ライバーが１組だけ図示されているが、ｌチップライコ
ン等では他の内部レジスタ、メモリ、！沙ポート等がバ
スドライバー共にデータバスＩと接続されている。
する信号線である。また、図ではレジスター及びバスド
ライバーが１組だけ図示されているが、ｌチップライコ
ン等では他の内部レジスタ、メモリ、！沙ポート等がバ
スドライバー共にデータバスＩと接続されている。
次Ｋ、以上のように構成される回路の動作を第３図（１
）〜（６）を参照しつつ説明する。なお、第３図（１）
〜（６）は第１図の回路各部の信号波形を示すもので、
同図（１）の５ｎｓｎ＋、はステート、同図（６）のＢ
Ｄはデータバス〃の電位である。
）〜（６）を参照しつつ説明する。なお、第３図（１）
〜（６）は第１図の回路各部の信号波形を示すもので、
同図（１）の５ｎｓｎ＋、はステート、同図（６）のＢ
Ｄはデータバス〃の電位である。
先ず、第３図に示すステートＳｎ以前の期間において、
レジスタコ／には論理０１０／のデータが格納され、か
つ読出し制御信号ＲＣ及び書込み制御信号ＷＣが論理°
Ｏ”であると仮定する。
レジスタコ／には論理０１０／のデータが格納され、か
つ読出し制御信号ＲＣ及び書込み制御信号ＷＣが論理°
Ｏ”であると仮定する。
ステートＳ 期間において、クロック信号ＣＰが第３図
（１）のように論３１”／”から”０“に変化すると、
遅延回路３３はクロック信号ｃｐを時間ｔだゆ遅らせた
遅延信号ＤＬ （第３図（２））を出力し、ＯＲ回路３
４！に入力する。ＯＲ回路３’ｌは、クロック信号ＣＰ
と遅延信号りの論理和をとり、第３図（３）のような“
／″から°０１へ変化するプリチャージ制御信号ＰＲを
出力し、充電回路３０に入力する。すると、充電回路３
５０ＭＯ８）ランジスタＰ／〜ＰＩＩはオン状態となり
、データバスＸの全ビット線電位ＢＤが第３図（６）の
如く、急速に電源電位ＶＤＤ （論理°ｌ”）に充電さ
れる。
（１）のように論３１”／”から”０“に変化すると、
遅延回路３３はクロック信号ｃｐを時間ｔだゆ遅らせた
遅延信号ＤＬ （第３図（２））を出力し、ＯＲ回路３
４！に入力する。ＯＲ回路３’ｌは、クロック信号ＣＰ
と遅延信号りの論理和をとり、第３図（３）のような“
／″から°０１へ変化するプリチャージ制御信号ＰＲを
出力し、充電回路３０に入力する。すると、充電回路３
５０ＭＯ８）ランジスタＰ／〜ＰＩＩはオン状態となり
、データバスＸの全ビット線電位ＢＤが第３図（６）の
如く、急速に電源電位ＶＤＤ （論理°ｌ”）に充電さ
れる。
その後、ステートＳｎ期間の後半で、クロック信号ＣＰ
が＠／＃になると、プリチャージ制御信号ＰＲも＠ｌ”
になり、これによって充電回路３ＳのＭＯＢ ）ツンジ
スタＰ／−ＰＩＩがオフ状態となって、該充電回路３３
とデータバスＪとの間が遮断される。
が＠／＃になると、プリチャージ制御信号ＰＲも＠ｌ”
になり、これによって充電回路３ＳのＭＯＢ ）ツンジ
スタＰ／−ＰＩＩがオフ状態となって、該充電回路３３
とデータバスＪとの間が遮断される。
クロック信号ｃｐの°ｌ°への立上りと同期して読出し
制御信号ＲＣが、第３図（４）のように°０＃から１／
″に変化すると、瓜回路３１はクロック信号ｃｐと読出
し制御信号ＲＣとの論理積をとり、論理１／”の出力信
号をバスドライバ二に入力する。
制御信号ＲＣが、第３図（４）のように°０＃から１／
″に変化すると、瓜回路３１はクロック信号ｃｐと読出
し制御信号ＲＣとの論理積をとり、論理１／”の出力信
号をバスドライバ二に入力する。
すると、バスドライバｎがオン状態となり、レジスタコ
ノ内のデータ０１０／がデータバスＪへ送出される。
ノ内のデータ０１０／がデータバスＪへ送出される。
次に、ステートＳｎ＋１期間において、クロック信号ｃ
ｐが＠／”から°０”になると、時間ｔだけ遅れてプリ
チャージ制御信号ＰＲも“７″から”Ｑ”に変化し、充
電回路Ｊ３がオン状態となってデータバス〃の全ビット
線Ｑ〜３が１７”Ｋ充電される。
ｐが＠／”から°０”になると、時間ｔだけ遅れてプリ
チャージ制御信号ＰＲも“７″から”Ｑ”に変化し、充
電回路Ｊ３がオン状態となってデータバス〃の全ビット
線Ｑ〜３が１７”Ｋ充電される。
ステートＳｎ＋１期間の後半において、クロック信号Ｃ
Ｐが＠Ｏ”から１１”に変化すると、プリチャージ制御
信号ＰＲも＠Ｏ”から“／”に変化し、充電回路３ｊが
オフ状態となってデータバスＸから切離される。クロッ
ク信号ＣＰの＠ｌ“への立上りに同期して、書込み制御
信号ＷＣが第３図（５）のように＠Ｏ”から＠ｌ”に変
化すると、にΦ回路３コの出力”／”がレジスターｌの
データ書込み端子Ｗに与えられる。すると、レジスタ！
／はデータバスＸ上のデータＯ１０／をデータ入力端子
Ｄθ〜ＤＪへ取込む。
Ｐが＠Ｏ”から１１”に変化すると、プリチャージ制御
信号ＰＲも＠Ｏ”から“／”に変化し、充電回路３ｊが
オフ状態となってデータバスＸから切離される。クロッ
ク信号ＣＰの＠ｌ“への立上りに同期して、書込み制御
信号ＷＣが第３図（５）のように＠Ｏ”から＠ｌ”に変
化すると、にΦ回路３コの出力”／”がレジスターｌの
データ書込み端子Ｗに与えられる。すると、レジスタ！
／はデータバスＸ上のデータＯ１０／をデータ入力端子
Ｄθ〜ＤＪへ取込む。
この際、データバスＸ上のデータ０１０／は、ステート
Ｓｎ＋１期間が終了した後も、バスラッチ回路コによっ
て時間ｔだけデータバスｍ上に保持されるため、咳デー
タ０１０／を書込み制御信号ＷＣによって確実にレジス
タ２１へ書込むことができる。
Ｓｎ＋１期間が終了した後も、バスラッチ回路コによっ
て時間ｔだけデータバスｍ上に保持されるため、咳デー
タ０１０／を書込み制御信号ＷＣによって確実にレジス
タ２１へ書込むことができる。
なお、書込み制御信号ＷＣにおける論理°ｌ”の前半に
おいては、データバスＸ上のデータ信号が確立していな
いために不定データが書込まれるととＫなるが、最終的
に正しいデータに落ちつくので何ら問題はない。
おいては、データバスＸ上のデータ信号が確立していな
いために不定データが書込まれるととＫなるが、最終的
に正しいデータに落ちつくので何ら問題はない。
而して本実施例によれば、クロック信号ＣＰは、データ
バス２０ＧＣデータ信号を送信するタイミング信号と、
データバスＪからデータ信号を受信するタイミング信号
との一つの機能を持つため、データバス２０−に沿って
設けられるレジスタ２／や、図示しない他のレジスタ、
メモリ、！沖ボート等ヘクｐツク信号ｃｐを伝送する場
合、１本の信号線３６で足り、これによって配線面積を
小さくすることができる。しかも、クロック信号ＣＰに
同期してプリチャージ動作を行なわせるため、従来のよ
うにデータバス〃の全ビット線が全て＠ｌ”になったか
否かを検出する回路が不要となり、回路構成が簡単にな
る。
バス２０ＧＣデータ信号を送信するタイミング信号と、
データバスＪからデータ信号を受信するタイミング信号
との一つの機能を持つため、データバス２０−に沿って
設けられるレジスタ２／や、図示しない他のレジスタ、
メモリ、！沖ボート等ヘクｐツク信号ｃｐを伝送する場
合、１本の信号線３６で足り、これによって配線面積を
小さくすることができる。しかも、クロック信号ＣＰに
同期してプリチャージ動作を行なわせるため、従来のよ
うにデータバス〃の全ビット線が全て＠ｌ”になったか
否かを検出する回路が不要となり、回路構成が簡単にな
る。
なお、本発明の特徴は、クロック信号ｃｐと同期させて
プリチャージ動作と書込み、読み出し動作とを行なうよ
５ＫＬ、たことにある。したがってこれを逸脱すること
なく、図示の回路な檻々変形しうろことはいうまでもな
い。例えば、第１図のＯＲ回回路上省略し、これと同機
能を有するように充電回路３３中の各トランジスタ構造
を変形してもよい。また、第１．第２の論理回路を、Ｍ
Φ回路３１，３コ以外の回路で構成することもできる。
プリチャージ動作と書込み、読み出し動作とを行なうよ
５ＫＬ、たことにある。したがってこれを逸脱すること
なく、図示の回路な檻々変形しうろことはいうまでもな
い。例えば、第１図のＯＲ回回路上省略し、これと同機
能を有するように充電回路３３中の各トランジスタ構造
を変形してもよい。また、第１．第２の論理回路を、Ｍ
Φ回路３１，３コ以外の回路で構成することもできる。
以上詳細に説明したよう罠、本発明によれば、クロック
信号が論理“Ｏｏまたは／”のときにデータバスを充電
し、＠／′または１θ”のときにデータ信号の送受信を
行なうようにしたので、充電と送受信とのタイミング用
信号の生成回路が単純化され、これによって配線面積の
減少と回路構成の簡単化を図ることができる。したがっ
て、このデータバスプリチャージ回路を半導体集積回路
中に設ければ、半導体のチップ面積を縮少できる。
信号が論理“Ｏｏまたは／”のときにデータバスを充電
し、＠／′または１θ”のときにデータ信号の送受信を
行なうようにしたので、充電と送受信とのタイミング用
信号の生成回路が単純化され、これによって配線面積の
減少と回路構成の簡単化を図ることができる。したがっ
て、このデータバスプリチャージ回路を半導体集積回路
中に設ければ、半導体のチップ面積を縮少できる。
第１図は本発明の実施例に係るデータバスプリチャージ
回路の構成を示す回路図、第２図は従来のデータバスプ
リチャージ回路の構成を示す回路図、第３図（１）〜（
６）は第１図の回路各部の信号波形図である。 Ｊ・・・データバス、Ｊ／・・・レジスタ、−・・・バ
スドライバ、ｎ・・・バスラッチ回路、３０・・・デー
タバスプリチャージ回路、３１・・・第１の論理回路（
ＡＮＤ回路）、３コ・・・第２の論理回路（ＡＮＤ回路
）、３３・・・遅延回路、３ダ・・・ＯＲ回路、３３・
・・充電回路、ＣＰ・・・クロック信号、ＰＲ・・・プ
リチャージ制御信号、ＲＣ・・・読出し制御信号（第１
の制御信号）、ＷＣ・・・書込み制御信号（第２の制御
信号）。 出願人代理人 柿 本 恭 成 ２０：データへス ３０：データバスウリチャー９回路 ３３：１延回路 ３５：充電回路 ＱＰ：タロツク信号 ＲＣ：読出し制（社）信号 ＷＣ：書込み制御信号 本発明のデータノ収プリチャージ回路 第１図 従来のデータバスプリチャージ回路 第２図 τ 第１図の重カイ乍波形図 第３図
回路の構成を示す回路図、第２図は従来のデータバスプ
リチャージ回路の構成を示す回路図、第３図（１）〜（
６）は第１図の回路各部の信号波形図である。 Ｊ・・・データバス、Ｊ／・・・レジスタ、−・・・バ
スドライバ、ｎ・・・バスラッチ回路、３０・・・デー
タバスプリチャージ回路、３１・・・第１の論理回路（
ＡＮＤ回路）、３コ・・・第２の論理回路（ＡＮＤ回路
）、３３・・・遅延回路、３ダ・・・ＯＲ回路、３３・
・・充電回路、ＣＰ・・・クロック信号、ＰＲ・・・プ
リチャージ制御信号、ＲＣ・・・読出し制御信号（第１
の制御信号）、ＷＣ・・・書込み制御信号（第２の制御
信号）。 出願人代理人 柿 本 恭 成 ２０：データへス ３０：データバスウリチャー９回路 ３３：１延回路 ３５：充電回路 ＱＰ：タロツク信号 ＲＣ：読出し制（社）信号 ＷＣ：書込み制御信号 本発明のデータノ収プリチャージ回路 第１図 従来のデータバスプリチャージ回路 第２図 τ 第１図の重カイ乍波形図 第３図
Claims (1)
- 【特許請求の範囲】 クロック信号を一定時間遅延させる遅延回路と、この遅
延回路の出力信号と前記クロック信号とに基づいてデー
タバスを充電する充電回路と、前記クロック信号と第１
の制御信号とに基づいて前記データバスへデータ信号を
送信するための信号を出力する第１の論理回路と、 前記クロック信号と第２の制御信号とに基づいて前記デ
ータバスのデータ信号を受信するための信号を出力する
第２の論理回路とを備えたことを特徴とするデータバス
プリチャージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078203A JPH0750432B2 (ja) | 1985-04-12 | 1985-04-12 | デ−タバスプリチャ−ジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078203A JPH0750432B2 (ja) | 1985-04-12 | 1985-04-12 | デ−タバスプリチャ−ジ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237131A true JPS61237131A (ja) | 1986-10-22 |
| JPH0750432B2 JPH0750432B2 (ja) | 1995-05-31 |
Family
ID=13655460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60078203A Expired - Lifetime JPH0750432B2 (ja) | 1985-04-12 | 1985-04-12 | デ−タバスプリチャ−ジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750432B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694583A (en) * | 1979-12-27 | 1981-07-31 | Hitachi Ltd | Mis static type ram |
| JPS5712545A (en) * | 1980-05-29 | 1982-01-22 | Texas Instruments Inc | Data processor and its module structure |
| JPS5781667A (en) * | 1971-08-31 | 1982-05-21 | Texas Instruments Inc | Computer |
| JPS5798028A (en) * | 1980-12-10 | 1982-06-18 | Sanyo Electric Co Ltd | Logical circuit |
-
1985
- 1985-04-12 JP JP60078203A patent/JPH0750432B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5781667A (en) * | 1971-08-31 | 1982-05-21 | Texas Instruments Inc | Computer |
| JPS5694583A (en) * | 1979-12-27 | 1981-07-31 | Hitachi Ltd | Mis static type ram |
| JPS5712545A (en) * | 1980-05-29 | 1982-01-22 | Texas Instruments Inc | Data processor and its module structure |
| JPS5798028A (en) * | 1980-12-10 | 1982-06-18 | Sanyo Electric Co Ltd | Logical circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750432B2 (ja) | 1995-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |