JPS61239497A - 半導体不揮発性メモリの書込み方法 - Google Patents
半導体不揮発性メモリの書込み方法Info
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- JPS61239497A JPS61239497A JP60080842A JP8084285A JPS61239497A JP S61239497 A JPS61239497 A JP S61239497A JP 60080842 A JP60080842 A JP 60080842A JP 8084285 A JP8084285 A JP 8084285A JP S61239497 A JPS61239497 A JP S61239497A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title description 12
- 239000000758 substrate Substances 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 10
- 239000002784 hot electron Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000010985 leather Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体不揮発性メモリの書込み方法に関し、
特に書込み電圧パルスを複数印加することによりメモリ
の特性劣化を少なくした半導体不揮発性メモリの書込み
方法に関する。
特に書込み電圧パルスを複数印加することによりメモリ
の特性劣化を少なくした半導体不揮発性メモリの書込み
方法に関する。
この発明は、ソース領域とドレイン領域との間に印刀口
した電界により発生するチャネル電流のホットエレクト
ロンを浮遊ゲート電極へ注入する半導体不揮発性メモリ
の書込み方法において、浮遊ゲート電極の電位を制御す
る制御ゲート電極への印加電圧パルスをパルスの高さ金
低い厘に複数パルス印刀口することにより、書換え特性
の劣化を少なくしたものである。
した電界により発生するチャネル電流のホットエレクト
ロンを浮遊ゲート電極へ注入する半導体不揮発性メモリ
の書込み方法において、浮遊ゲート電極の電位を制御す
る制御ゲート電極への印加電圧パルスをパルスの高さ金
低い厘に複数パルス印刀口することにより、書換え特性
の劣化を少なくしたものである。
一般的に、浮遊ゲー）Ｗ半動体不揮発性メモリにチャン
ネルホットエレクトロンを注入するには、浮遊ゲート電
柱に高電圧を印加して行う。この書込み動作は高速であ
ることが望ましいため、浮遊ゲート電柱の電圧のパルス
は常に同じレベルの電圧パルスであった。
ネルホットエレクトロンを注入するには、浮遊ゲート電
柱に高電圧を印加して行う。この書込み動作は高速であ
ることが望ましいため、浮遊ゲート電柱の電圧のパルス
は常に同じレベルの電圧パルスであった。
浮遊ゲート型半導体メモリにおいて、書込み時にチャネ
ルホットエレクトロンの一部がゲート絶Ｒ膜に捕獲さｎ
る。その結果、書換えを繰り返し行うと書込み状態が一
定に行うことが不可能になってしまう。
ルホットエレクトロンの一部がゲート絶Ｒ膜に捕獲さｎ
る。その結果、書換えを繰り返し行うと書込み状態が一
定に行うことが不可能になってしまう。
本発明は、上記の問題点を解決するために考案さｎたも
のであり、その手段は、浮遊ゲート電極の電位を急に高
電圧印加しないために電圧レベルの低いパルスがら高い
パルスへと順次印刀口するものである。
のであり、その手段は、浮遊ゲート電極の電位を急に高
電圧印加しないために電圧レベルの低いパルスがら高い
パルスへと順次印刀口するものである。
書込み時に、浮遊ゲート電極が書込み前後に、おいて変
動が少ないために注入領域を広くしてチャネルホットエ
レクトロンのゲート絶縁膜への捕獲を少なくすることに
より書換え特性を向上させることができる。
動が少ないために注入領域を広くしてチャネルホットエ
レクトロンのゲート絶縁膜への捕獲を少なくすることに
より書換え特性を向上させることができる。
浮遊ゲート型半導体不揮発性メモリの断面図を第１図に
示す。Ｐ型基板１の表面にＮ中型のソース領域２とドレ
イン領域８ｔ−形成し、ソース領域２とドレイン領域８
との間の半導体基板上には、選択ゲート酸化Ｂ４ｔ−介
して選択ゲート電極５と、浮遊ゲート酸化膜６ｔ−介し
て浮遊ゲート電極７が直列に形成さｎている。浮遊ゲー
ト電極７の上には、制御ゲート酸化膜°８′ｔ−介して
制御ゲート電極９が形成さｎている。浮遊ゲート電極７
は、制御ゲート電極９の電圧によって浮遊ゲート電極７
の電位が制御さｎる。メモリは、選択ゲート電極下のチ
ャネル領域を反転した状態で、浮遊ゲート電極７の下の
チャネルが反転する場合と、反転しない場合とで２つの
状態を記憶する装置である。
示す。Ｐ型基板１の表面にＮ中型のソース領域２とドレ
イン領域８ｔ−形成し、ソース領域２とドレイン領域８
との間の半導体基板上には、選択ゲート酸化Ｂ４ｔ−介
して選択ゲート電極５と、浮遊ゲート酸化膜６ｔ−介し
て浮遊ゲート電極７が直列に形成さｎている。浮遊ゲー
ト電極７の上には、制御ゲート酸化膜°８′ｔ−介して
制御ゲート電極９が形成さｎている。浮遊ゲート電極７
は、制御ゲート電極９の電圧によって浮遊ゲート電極７
の電位が制御さｎる。メモリは、選択ゲート電極下のチ
ャネル領域を反転した状態で、浮遊ゲート電極７の下の
チャネルが反転する場合と、反転しない場合とで２つの
状態を記憶する装置である。
浮遊ゲート電極７に電子が多数入っている場合は、反転
しない状態になる。逆に、浮遊ゲート電極７に電子があ
まり入っていない場合は、反転する状態になる。電子を
浮遊ゲート電極７に注入する方法について説明する。
しない状態になる。逆に、浮遊ゲート電極７に電子があ
まり入っていない場合は、反転する状態になる。電子を
浮遊ゲート電極７に注入する方法について説明する。
基板及びソース領域２の電位を基準にして、ドレイン領
域８に電源電圧である６マを印加した状態で、選択ゲー
ト電極５の下のチャネルが弱反転、浮遊ゲート電極下の
チャネルが強反転するような電圧を印加する。例えば、
基板の不純物濃度がＩ Ｘ １０１ｓａｎ”で選択ゲー
ト酸化膜厚が２００人、浮遊ゲート酸化膜厚が１２０ム
の場合、選択ゲート電極５には、閾値電圧である約２７
を印加し、制御ゲート電極９には、浮遊ゲート電極７が
充分プラスに帯電し、浮遊ゲート電極下のチャネルが反
転するような高い電圧的１０７を印加する。選択ゲート
酸化膜４の下のチャネル電位はソース領域の電位に等し
くなり、浮遊ゲート酸化膜６の下のチャネル電位はドレ
イン領域８の電位と等しくなる。即ち、選択ゲート酸化
膜と浮遊ゲート酸化膜が交わるチャネル領域の電位は、
ソース領域の電位からドレイン領域の電位へと急に変化
する。との領域でエネルギーの高いチャネルエレクトロ
ンが発生し、その一部が浮遊ゲート電標７へ注入さｎる
。
域８に電源電圧である６マを印加した状態で、選択ゲー
ト電極５の下のチャネルが弱反転、浮遊ゲート電極下の
チャネルが強反転するような電圧を印加する。例えば、
基板の不純物濃度がＩ Ｘ １０１ｓａｎ”で選択ゲー
ト酸化膜厚が２００人、浮遊ゲート酸化膜厚が１２０ム
の場合、選択ゲート電極５には、閾値電圧である約２７
を印加し、制御ゲート電極９には、浮遊ゲート電極７が
充分プラスに帯電し、浮遊ゲート電極下のチャネルが反
転するような高い電圧的１０７を印加する。選択ゲート
酸化膜４の下のチャネル電位はソース領域の電位に等し
くなり、浮遊ゲート酸化膜６の下のチャネル電位はドレ
イン領域８の電位と等しくなる。即ち、選択ゲート酸化
膜と浮遊ゲート酸化膜が交わるチャネル領域の電位は、
ソース領域の電位からドレイン領域の電位へと急に変化
する。との領域でエネルギーの高いチャネルエレクトロ
ンが発生し、その一部が浮遊ゲート電標７へ注入さｎる
。
上記したような半導体不揮発性メモリの書込み方法によ
ｎば、浮遊ゲート電極７に電子を注入するときに、浮遊
ゲート酸化１ｇ！６に高電界が印加さｎるために、ホッ
トエレクトロンの注入領域が浮遊ゲート酸化膜６の狭い
領域に集中する。本発明は、書込み電圧パルスの立ち上
りを遅くすることにより、浮遊ゲート酸化膜６への町原
電界を弱くした状態で書込む方法である。
ｎば、浮遊ゲート電極７に電子を注入するときに、浮遊
ゲート酸化１ｇ！６に高電界が印加さｎるために、ホッ
トエレクトロンの注入領域が浮遊ゲート酸化膜６の狭い
領域に集中する。本発明は、書込み電圧パルスの立ち上
りを遅くすることにより、浮遊ゲート酸化膜６への町原
電界を弱くした状態で書込む方法である。
第２因にその具体例を示す。２ｇ２図は、書込み時の制
御ゲート電圧パルスの波形図である。まず、時間ｔｗ１
ではｖｃＧｌｔ−印加し、次の時間ｔｗ！ではＶ６ ｅ
１の電圧を印加する。例えば、ｔｗｌ＝２ｓａｇｅ
、 ｖｃｏｌ ＝８ ｖ、 ｔ ｗｚ ＝工ｍｅ ＃
６． ｖａ ｏ、 ＝ １０７にすると、最初に８７印
加することにより浮遊ゲート電極７に電子が注入さｎる
ため、次に１０ ｖ印方口しても浮遊ゲート電極の電位
はあまり高くならないために、浮遊ゲート酸化膜６に高
電界が印加さ詐ず、従ってダメージを防ぐことができる
。第２図のようなパルス波形は、半導体不揮発性メモリ
集積回路の内部に、回路的にパルス波形形成回路を設け
ることにより可能になる。第１図の場合は、制御ゲート
電圧パルスが高さの異なる二つのパルスからできている
が、複数パルス設けることによりダメージを少なくする
ことができる。
御ゲート電圧パルスの波形図である。まず、時間ｔｗ１
ではｖｃＧｌｔ−印加し、次の時間ｔｗ！ではＶ６ ｅ
１の電圧を印加する。例えば、ｔｗｌ＝２ｓａｇｅ
、 ｖｃｏｌ ＝８ ｖ、 ｔ ｗｚ ＝工ｍｅ ＃
６． ｖａ ｏ、 ＝ １０７にすると、最初に８７印
加することにより浮遊ゲート電極７に電子が注入さｎる
ため、次に１０ ｖ印方口しても浮遊ゲート電極の電位
はあまり高くならないために、浮遊ゲート酸化膜６に高
電界が印加さ詐ず、従ってダメージを防ぐことができる
。第２図のようなパルス波形は、半導体不揮発性メモリ
集積回路の内部に、回路的にパルス波形形成回路を設け
ることにより可能になる。第１図の場合は、制御ゲート
電圧パルスが高さの異なる二つのパルスからできている
が、複数パルス設けることによりダメージを少なくする
ことができる。
第８図は、本発明の効果を示した図である。横軸が書込
み時のドレイン領域の電圧、縦軸が書込み後のメモリの
閾値電圧である。書込み時のドレイン電圧が低いと、高
エネルギーの電子が発生できないために書込みＣ浮遊ゲ
ート電極への電子注入）ができないため閾値電圧は低い
。従来の１つのパルスの制御ゲート電圧で書換えを行う
と、図のように書換み特性が劣化する。即ち、高いドレ
イン電圧を印加しないと書込みが行うことができない。
み時のドレイン領域の電圧、縦軸が書込み後のメモリの
閾値電圧である。書込み時のドレイン電圧が低いと、高
エネルギーの電子が発生できないために書込みＣ浮遊ゲ
ート電極への電子注入）ができないため閾値電圧は低い
。従来の１つのパルスの制御ゲート電圧で書換えを行う
と、図のように書換み特性が劣化する。即ち、高いドレ
イン電圧を印加しないと書込みが行うことができない。
しかし、本発明の複数パルスの制御ゲート電圧による書
換えによｎば、劣化は非常に少なくなる。この理由は、
複数のパルスを印加することにより、薄い絶縁膜を高電
界を印加させるととなく注入しているためである。
換えによｎば、劣化は非常に少なくなる。この理由は、
複数のパルスを印加することにより、薄い絶縁膜を高電
界を印加させるととなく注入しているためである。
第２図に示したような書込み方法は、第１図にし先生導
体不揮発性メモリだけでなく、第４図に示したような半
導体不揮発性メモリにも適用できる。Ｐ型基板１１の光
面にｙ＋Ｈのソース領域１２とＭ ＋ ｆｉＯドレイン
領域１３が形成さｎ、チャネル領域上には浮遊ゲート酸
化膜１６を介して浮遊ゲート電極１７と、さらに、浮遊
ゲート電極上には制御ゲート酸化膜を介して制御ゲート
電極１９が形成さｎている。このようなメモリにおいて
も、ドレイン領域に５７印加し、制御ゲート電極に約１
２７印加してチャネル電流の一部の電子を浮遊ゲート電
極へ注入する。このようなメモリにおいても、制御ゲー
ト電極への年別パルス″ｆ：ｉｉ図のようなパルス波形
にすることにより、浮遊ゲート酸化、慣のダメージを減
らし書換え特性を改良することができる。
体不揮発性メモリだけでなく、第４図に示したような半
導体不揮発性メモリにも適用できる。Ｐ型基板１１の光
面にｙ＋Ｈのソース領域１２とＭ ＋ ｆｉＯドレイン
領域１３が形成さｎ、チャネル領域上には浮遊ゲート酸
化膜１６を介して浮遊ゲート電極１７と、さらに、浮遊
ゲート電極上には制御ゲート酸化膜を介して制御ゲート
電極１９が形成さｎている。このようなメモリにおいて
も、ドレイン領域に５７印加し、制御ゲート電極に約１
２７印加してチャネル電流の一部の電子を浮遊ゲート電
極へ注入する。このようなメモリにおいても、制御ゲー
ト電極への年別パルス″ｆ：ｉｉ図のようなパルス波形
にすることにより、浮遊ゲート酸化、慣のダメージを減
らし書換え特性を改良することができる。
以上説明したような本発明の書込み方法は、チャネル電
流の一部の電子を高電界が印加さｎた薄い絶ａｉｔ−介
して浮遊ゲート電極へ注入する半導体不揮発性メモリの
場合に適用できる。
流の一部の電子を高電界が印加さｎた薄い絶ａｉｔ−介
して浮遊ゲート電極へ注入する半導体不揮発性メモリの
場合に適用できる。
本発明は、薄い肥鍬腹に高電界を印加してチャネル電流
の一部の電子を浮遊ゲート電極へ注入する半導体不揮発
性メモリの書込みにおいて、書込み時に薄い絶縁膜印加
さｎる電界上複数パルス印加により低くすることにより
、薄い絶縁膜に発生するダメージを防ぐことにより書換
え回数の増加を可能にしたものである。
の一部の電子を浮遊ゲート電極へ注入する半導体不揮発
性メモリの書込みにおいて、書込み時に薄い絶縁膜印加
さｎる電界上複数パルス印加により低くすることにより
、薄い絶縁膜に発生するダメージを防ぐことにより書換
え回数の増加を可能にしたものである。
第１図は、本発明の半導体不揮発性メモリの書込み方法
を適用するメモリの断面図であり、第２図は、本発明の
半導体不揮発性メモリの書込み方法である書込み制御電
圧パルス波形図でおる。第８図は、半導体不揮発性メモ
リの書込み特性を示した図であり、第４図は、本発明を
適用できる他の半導体不揮発性メモリの断面図である。 １ 、１１ 、 、 Ｐ型半導体基板 ２、Ｌ２．、Ｎ＋型ソース領域 ８．１３．、Ｎ＋整ドレイン領域 ７．１７゜、浮遊ゲート電極 ９ 、１９ 、。制御ゲート電極 以上 出願人 セイコー電子工業株式会社 半導イ本千ｎＩ宛社メｔソの剛１岨図 第１図 険ｊ卸ゲートｔｍｎｉ皮彫１り 第２１２） 牛傅イ本ｆｒ−揮化性メモリの書Ｓ込み才着生図第３図 牟傅（本千才華亮性メモリのｖＩｒ面図第４図
を適用するメモリの断面図であり、第２図は、本発明の
半導体不揮発性メモリの書込み方法である書込み制御電
圧パルス波形図でおる。第８図は、半導体不揮発性メモ
リの書込み特性を示した図であり、第４図は、本発明を
適用できる他の半導体不揮発性メモリの断面図である。 １ 、１１ 、 、 Ｐ型半導体基板 ２、Ｌ２．、Ｎ＋型ソース領域 ８．１３．、Ｎ＋整ドレイン領域 ７．１７゜、浮遊ゲート電極 ９ 、１９ 、。制御ゲート電極 以上 出願人 セイコー電子工業株式会社 半導イ本千ｎＩ宛社メｔソの剛１岨図 第１図 険ｊ卸ゲートｔｍｎｉ皮彫１り 第２１２） 牛傅イ本ｆｒ−揮化性メモリの書Ｓ込み才着生図第３図 牟傅（本千才華亮性メモリのｖＩｒ面図第４図
Claims (1)
- 第１導電型の半導体基板表面部分に間隔をおいて設け
られた第１導電型と異なる第２導電型のソース領域、ド
レイン領域と、前記ソース・ドレイン領域間の半導体基
板表面部分に浮遊ゲート絶縁膜を介して設けられた浮遊
ゲート電極と、前記浮遊ゲート電極と制御ゲート絶縁膜
を介して設けられた制御ゲート電極とから成り、前記ド
レイン領域に前記ソース領域に対してドレイン書込み電
圧を印加し、前記制御ゲート電極に前記浮遊ゲート絶縁
膜下の前記半導体基板表面を強反転させる制御ゲート書
込み電圧を印加することにより、前記ソース領域から流
れ出るチャネル電流の一部を前記浮遊ゲート電極へ注入
する半導体不揮発性メモリにおいて、前記制御ゲート書
込み電圧パルスが、第１の制御電圧パルスと、前記第１
の制御パルスより電圧レベルが高い第２の制御電圧パル
スとから成ることを特徴とする半導体不揮発性メモリの
書込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080842A JPS61239497A (ja) | 1985-04-16 | 1985-04-16 | 半導体不揮発性メモリの書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080842A JPS61239497A (ja) | 1985-04-16 | 1985-04-16 | 半導体不揮発性メモリの書込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239497A true JPS61239497A (ja) | 1986-10-24 |
Family
ID=13729610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080842A Pending JPS61239497A (ja) | 1985-04-16 | 1985-04-16 | 半導体不揮発性メモリの書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61239497A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02193398A (ja) * | 1989-01-20 | 1990-07-31 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH08124391A (ja) * | 1994-10-20 | 1996-05-17 | Nec Corp | 半導体記憶装置の書き込み方法 |
| US6243321B1 (en) | 1991-02-08 | 2001-06-05 | Btg Int Inc | Electrically alterable non-volatile memory with n-bits per cell |
| US7006384B2 (en) | 1995-02-27 | 2006-02-28 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
-
1985
- 1985-04-16 JP JP60080842A patent/JPS61239497A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02193398A (ja) * | 1989-01-20 | 1990-07-31 | Toshiba Corp | 不揮発性半導体メモリ |
| US6344998B2 (en) | 1991-02-08 | 2002-02-05 | Btg International Inc. | Electrically alterable non-volatile memory with N-Bits per cell |
| US6243321B1 (en) | 1991-02-08 | 2001-06-05 | Btg Int Inc | Electrically alterable non-volatile memory with n-bits per cell |
| US6324121B2 (en) | 1991-02-08 | 2001-11-27 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| US6327189B2 (en) | 1991-02-08 | 2001-12-04 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| US6339545B2 (en) | 1991-02-08 | 2002-01-15 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| US6356486B1 (en) | 1991-02-08 | 2002-03-12 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| US6404675B2 (en) | 1991-02-08 | 2002-06-11 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| US6870763B2 (en) | 1991-02-08 | 2005-03-22 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| US7075825B2 (en) | 1991-02-08 | 2006-07-11 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| JPH08124391A (ja) * | 1994-10-20 | 1996-05-17 | Nec Corp | 半導体記憶装置の書き込み方法 |
| US7006384B2 (en) | 1995-02-27 | 2006-02-28 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US7068542B2 (en) | 1995-02-27 | 2006-06-27 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US7286414B2 (en) | 1995-02-27 | 2007-10-23 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
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