JPS61242143A - 復号回路 - Google Patents
復号回路Info
- Publication number
- JPS61242143A JPS61242143A JP60082473A JP8247385A JPS61242143A JP S61242143 A JPS61242143 A JP S61242143A JP 60082473 A JP60082473 A JP 60082473A JP 8247385 A JP8247385 A JP 8247385A JP S61242143 A JPS61242143 A JP S61242143A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- circuit
- code
- cmi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は符号変換されたディジタル信号から元のデータ
信号に復号する回路方式に係り、特に、クロックの位相
不確定性を自動的に除去し。
信号に復号する回路方式に係り、特に、クロックの位相
不確定性を自動的に除去し。
安定なデータ信号列を再生するに好適な復号回路方式に
関する。
関する。
ディジタル通信では、昭和５９年電子通信学会全国大会
階２５８６’ ４００ Ｍｂ／ ８ Ｄ Ｍ Ｉ符号局
内光伝送実験“に示すように、データに含まれる直流成
分を抑圧し、かつタイミング情報を含むデータ列に変換
するため１元のＮＲＺ（ＮｏｎＲｅｔｕｒｎ ｔｏ Ｚ
ｅｒｏ ）データ１ビットを２ピットチ符号化し伝送す
ることが多い。符号化方式はＣＭ Ｉ （Ｃｏｄｅｄ
Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）や添付文献のようなり
ＭＩが用いられる。ＤＭＩ復号器の従来回路例を第３図
に、その各部信号波形例を第４図に示す。受信したＤＭ
Ｉ符号１２と遅延回路Ｓ１で１ビット遅延した信号１３
との排他的論理和（差分変換）を排他論理和回路５１で
行った後、この論理出力１４と遅延回路Ｓ２で１ビット
遅延させた信号で再び差分変換を排他論理和回路５２で
行い、この信号１６を情報信号のクロック（ｆｏ ）ｌ
８でフリップフロップＦ１を介してサンプリングし、復
号信号１９を得るものである。クロック（２ｆ０）１７
からＤタイプの７リツプ７０ツブＦ１を通してクロック
（ｆ０） １８を作る際にクロック（ｆｏ ）の位相が
不確定になるが、差分変換を２回行うため、第４図に示
すようにいずれの位相においてもＮＲＺデータを復号す
ることができる。
階２５８６’ ４００ Ｍｂ／ ８ Ｄ Ｍ Ｉ符号局
内光伝送実験“に示すように、データに含まれる直流成
分を抑圧し、かつタイミング情報を含むデータ列に変換
するため１元のＮＲＺ（ＮｏｎＲｅｔｕｒｎ ｔｏ Ｚ
ｅｒｏ ）データ１ビットを２ピットチ符号化し伝送す
ることが多い。符号化方式はＣＭ Ｉ （Ｃｏｄｅｄ
Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）や添付文献のようなり
ＭＩが用いられる。ＤＭＩ復号器の従来回路例を第３図
に、その各部信号波形例を第４図に示す。受信したＤＭ
Ｉ符号１２と遅延回路Ｓ１で１ビット遅延した信号１３
との排他的論理和（差分変換）を排他論理和回路５１で
行った後、この論理出力１４と遅延回路Ｓ２で１ビット
遅延させた信号で再び差分変換を排他論理和回路５２で
行い、この信号１６を情報信号のクロック（ｆｏ ）ｌ
８でフリップフロップＦ１を介してサンプリングし、復
号信号１９を得るものである。クロック（２ｆ０）１７
からＤタイプの７リツプ７０ツブＦ１を通してクロック
（ｆ０） １８を作る際にクロック（ｆｏ ）の位相が
不確定になるが、差分変換を２回行うため、第４図に示
すようにいずれの位相においてもＮＲＺデータを復号す
ることができる。
しかしながら、第４図に示すクロック（２ｆ０）１７に
雑音ｎが重畳したり、フリップフロップ回路Ｆ２のリセ
ット端子等に雑音が混入し、正規のクロック（２ｆ０）
１７以外の立下りでフリップフロップ回路Ｆ２が誤動作
すると、クロック（ｆｏ ） １８及ＵＮ Ｂ Ｚ復−
ｊＨ１４ｔＧｔＦ［（Ｉｓ ）、（１９）に示す如（１
時間的に１ビット（Ｔ０）進んだり遅れたりする。これ
はＤＭＩ符号では、その立上り又は立下り変化点が必ず
しも元の情報信号（第４図（１１） ）の変化点く対応
していないため。
雑音ｎが重畳したり、フリップフロップ回路Ｆ２のリセ
ット端子等に雑音が混入し、正規のクロック（２ｆ０）
１７以外の立下りでフリップフロップ回路Ｆ２が誤動作
すると、クロック（ｆｏ ） １８及ＵＮ Ｂ Ｚ復−
ｊＨ１４ｔＧｔＦ［（Ｉｓ ）、（１９）に示す如（１
時間的に１ビット（Ｔ０）進んだり遅れたりする。これ
はＤＭＩ符号では、その立上り又は立下り変化点が必ず
しも元の情報信号（第４図（１１） ）の変化点く対応
していないため。
元の情報信号に対してクロックｆｏの位相を規定するこ
とができないためである。このため、第４図（２０）に
示すように一定のタイミングが得られず１例えば、画像
信号をディジタル化し、伝送、再生するような場合では
、画面がチラつくという欠点があった。
とができないためである。このため、第４図（２０）に
示すように一定のタイミングが得られず１例えば、画像
信号をディジタル化し、伝送、再生するような場合では
、画面がチラつくという欠点があった。
本発明の目的は、第１のクロック（２ｆ０）を分周し、
第２のクロック（ｆ０）を作る回路が、第１のクロック
（２ｆ、０）以外の変化点で動作した場合でも、ＮＲＺ
復号信号やクロックｆｏが時間的に１ビット（Ｔ０）進
んだり、遅れたりしない復号回路を提供することにある
。
第２のクロック（ｆ０）を作る回路が、第１のクロック
（２ｆ、０）以外の変化点で動作した場合でも、ＮＲＺ
復号信号やクロックｆｏが時間的に１ビット（Ｔ０）進
んだり、遅れたりしない復号回路を提供することにある
。
本発明は上記目的を達成するため、ＣＭＩ符号の立上り
または立下りが常にＮＩ（、Ｚデータの変化点であるこ
とに着目し、ＣＭＩ符号でクロック（ｆ０）をサンプリ
ングし、これによりクロック（ｆ０）の位相を常に固定
するように制御し、このクロック（ｆ０）を用いて、復
号信号を得るものである。
または立下りが常にＮＩ（、Ｚデータの変化点であるこ
とに着目し、ＣＭＩ符号でクロック（ｆ０）をサンプリ
ングし、これによりクロック（ｆ０）の位相を常に固定
するように制御し、このクロック（ｆ０）を用いて、復
号信号を得るものである。
以下、本発明の一実施例を第１図及び第２図により説明
する。第２図の波形は第１図の各々の番号に対応した波
形例である。
する。第２図の波形は第１図の各々の番号に対応した波
形例である。
ＣＭＩ符号化はデータ１１“を１１，１“又は０゜Ｏ“
に、データ１０“を′１，０“又は” ０．１“に変換
するものとし、フリップフロップ回路は立下り動作とし
た。受信したＣＭＩ符号２とこれを遅延回路Ｓ１で１ビ
ット遅延させた信号３の排他的論理和（差分変換）を排
他的論理和回路５１で行う。これを第２図（４）のＸ印
のタイミングにてサンプリングし、反転すれば復号信号
を得ることができる。このために、第１のクロック（２
ｒ０）５のフリップフロップ回路Ｆ２による分周信号６
とインバータ５３、フリップフロップ回路Ｆ３を介して
、これをＣＭＩ符号２の立上りで打抜いた信号７との排
他的論理和（差分変換）を排他論理和回路５２で行う。
に、データ１０“を′１，０“又は” ０．１“に変換
するものとし、フリップフロップ回路は立下り動作とし
た。受信したＣＭＩ符号２とこれを遅延回路Ｓ１で１ビ
ット遅延させた信号３の排他的論理和（差分変換）を排
他的論理和回路５１で行う。これを第２図（４）のＸ印
のタイミングにてサンプリングし、反転すれば復号信号
を得ることができる。このために、第１のクロック（２
ｒ０）５のフリップフロップ回路Ｆ２による分周信号６
とインバータ５３、フリップフロップ回路Ｆ３を介して
、これをＣＭＩ符号２の立上りで打抜いた信号７との排
他的論理和（差分変換）を排他論理和回路５２で行う。
その波形例を第２図（８）に示す。これにより、常に第
２図（４）のＸ印のタイミングにてサンプリングするこ
とができる。
２図（４）のＸ印のタイミングにてサンプリングするこ
とができる。
今、フリップフロップ回路Ｆ２が、正規のクロック（２
ｆ０）以外の立下りで動作したとしても、高々３ビット
（ａ’ｒ０）で正規の位相を有する第２のクロック（ｆ
０）８に復旧する。しかも復号信号９や第２のクロック
（ｆ０）８は（１０）に示す如く、常に一定のタイミン
グとなる。勿論フリップフロップ回路Ｆ２が第１のクロ
ック（２ｆ０）５のみにて動作する場合には誤りが零で
あることはいうまでもない。
ｆ０）以外の立下りで動作したとしても、高々３ビット
（ａ’ｒ０）で正規の位相を有する第２のクロック（ｆ
０）８に復旧する。しかも復号信号９や第２のクロック
（ｆ０）８は（１０）に示す如く、常に一定のタイミン
グとなる。勿論フリップフロップ回路Ｆ２が第１のクロ
ック（２ｆ０）５のみにて動作する場合には誤りが零で
あることはいうまでもない。
さらに１本実施例によれば復号信号９を得る過程におい
て、大きな帰還回路（フィードバック・ループ）を含ま
ない。従りて１回路や配線の遅延時間が問題になる高周
波においても安定に動作するという効果がある。
て、大きな帰還回路（フィードバック・ループ）を含ま
ない。従りて１回路や配線の遅延時間が問題になる高周
波においても安定に動作するという効果がある。
なお、実施例の説明では、データ１０“のＣＭ工符号を
′１，０“として説明したが、”０．１“Ｋ変換するＣ
ＭＩ符号則もあり得る。この場合には、ＣＭＩ符号の立
下りが常に元の情報の変化点に対応するから、ＣＭＩ符
号の立下りでクロック（ｆ０）の位相を規定すれは良い
ことはいうまでもない。
′１，０“として説明したが、”０．１“Ｋ変換するＣ
ＭＩ符号則もあり得る。この場合には、ＣＭＩ符号の立
下りが常に元の情報の変化点に対応するから、ＣＭＩ符
号の立下りでクロック（ｆ０）の位相を規定すれは良い
ことはいうまでもない。
本発明によれば、ＣＭＩ復号回路において下記の効果が
ある。（１） クロック２ｆＯを分周し、クロックｆ
ｏを作る回路におけるクロックｆＯの位相不確定性を目
動的に制御し、常に一定の位相に固定することができる
。（２）上記回路が正規のクロック２ｆｏ以外の雑音等
によって誤動作した場合でも、自動的に元の位相関係に
復旧する。
ある。（１） クロック２ｆＯを分周し、クロックｆ
ｏを作る回路におけるクロックｆＯの位相不確定性を目
動的に制御し、常に一定の位相に固定することができる
。（２）上記回路が正規のクロック２ｆｏ以外の雑音等
によって誤動作した場合でも、自動的に元の位相関係に
復旧する。
以上（１） 、 （２）の機能から１画像信号をディジ
タル化し、伝送、再生する場合等では、安定な画面の構
成が可能となるう（３）大きなフィードバック・ループ
が無いため、高層成まで動作させることが可能である。
タル化し、伝送、再生する場合等では、安定な画面の構
成が可能となるう（３）大きなフィードバック・ループ
が無いため、高層成まで動作させることが可能である。
（４）簡塾な回路で、かつ構成が開塾のため、経済的で
ある。
ある。
第１図および第２図は本発明の一実施例を示すもので、
ｍ１図はＣＭＩ復号回路の回路図、第２図は第１図の各
部分における信号波形−１第３図および第４図は従来例
を示すもので、第３図はＤＭＩ復号回路の回路図、第４
図はに３図の各部分における信号波形図である。 ８１．８２・・・遅延回路 Ｆ ｌ 、 Ｉｉ’ ２ 、 Ｆ ３・・・フリップフ
ロップ回路５１．５２・・・排他的論理和回路 ５３・・・インｌイータ 第 １１！Ｔｈ 躬２０ Ｃｔ０） １ＰＪ３ に ム
ｍ１図はＣＭＩ復号回路の回路図、第２図は第１図の各
部分における信号波形−１第３図および第４図は従来例
を示すもので、第３図はＤＭＩ復号回路の回路図、第４
図はに３図の各部分における信号波形図である。 ８１．８２・・・遅延回路 Ｆ ｌ 、 Ｉｉ’ ２ 、 Ｆ ３・・・フリップフ
ロップ回路５１．５２・・・排他的論理和回路 ５３・・・インｌイータ 第 １１！Ｔｈ 躬２０ Ｃｔ０） １ＰＪ３ に ム
Claims (1)
- ＣＭＩ（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）
符号と情報信号周波数のクロック（ｆ０）から元の情報
信号を復号する回路において、前記ＣＭＩ符号とこれを
１ビット遅延した信号との排他的論理和をとり、これを
第１の信号とし、上記した情報信号の変化点のみに対応
する前記ＣＭＩ符号の立上り（または立下り）変化点に
おいて前記クロック（ｆ０）をサンプリングした信号と
、前記クロック（ｆ０）との排他的論理和を第２信号と
し、第２の信号をクロックとして前記第１の信号をサン
プリングするようにしたことを特徴とする復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082473A JPS61242143A (ja) | 1985-04-19 | 1985-04-19 | 復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082473A JPS61242143A (ja) | 1985-04-19 | 1985-04-19 | 復号回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242143A true JPS61242143A (ja) | 1986-10-28 |
Family
ID=13775477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082473A Pending JPS61242143A (ja) | 1985-04-19 | 1985-04-19 | 復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242143A (ja) |
-
1985
- 1985-04-19 JP JP60082473A patent/JPS61242143A/ja active Pending
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