JPS61242408A - 離散型二次移相回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号処理方式の通信・画像・音響
装置等に用いられる離散型二次移相回路に関する。

従来の技術 入力信号の周波数に対して、利得を一定とし、位相のみ
を変化させることを目的とする離散型二次移相回路は、
従来、アナログ回路で構成され、例えば第４図に示すよ
うな抵抗Ｒ１、Ｒ２，Ｒ３゜Ｒ４、コンデンサ０１．０
２および演算増幅器ＯＰにより形成される回路が一般的
でめった。

この回路の特性を示すものとして、位相特性。

遅延特性（位相特性を周波数で微分したもの）があり、
これら特性ＨＱと中心周波数ω０　の関数で表現できる
。ここで周波数をωａとすると、これ　　　゛ら特性は
次のように表わせる。

・・・・・・（２） ここでＱ＝１とすると、位相特性β（ω）、遅延特性τ
（ω）はそれぞれ、第２図、第３図に示すようになる。

この時、Ｑ、ω０について の関係が成立し、Ｒ１、Ｒ２、ＣＩ　、Ｃ２を変化させ
ることにより、この回路の位相特性、遅延特性を変える
ことができる。

しかし、この二次移相回路を形成する抵抗、コンデンサ
は精度が劣り、又、経年変化を生じることがあるため、
二次移相回路としても精度上優れていなかった。

この問題を改善するために、第６図に示すような離散型
二次移相回路が考えられる。

即ち、この離散型二次移相回路は、第４図に示すアナロ
グ型二次移相回路を基につぎのように算出したものでろ
る。

第４図の二次移相回路の特性をラプラス変換で表すと、 ＲＩ　Ｒ２０１０２ Ｈ：振幅特性 となる。この式を２変換すると、 Ｋ１：Ｇ１　・ム１　　　　　　　　・・・・・・（１
１）ＤＩ＝Ｇ１　　　　　　　　　　　　　・・・・・
・（１２）Ｂ１：１／Ｇ１　　　　　　　　　・・・・
・・（１３）となる。この式（８）から第６図に示す離
散型二次移相回路が得られる。なお、図中、Ｇ１．ム１
１Ｃ１゜Ｉ）１　、Ｂ１げ上記式（９）、（１０）　Ｉ
（１１）、（１２）、（１３）で定められ、この移相回
路の特性を決定する係数である。

発明が解決しようとする問題点 しかしながら、第６図に示す移相回路では、式（１３）
に注目すると、Ｇ１が小ざくなるとＢ１が大きくなり、
固定小数点形式のディジタル演算を行なうとオーバーフ
ローとなってしまい２桁落ちによる演算精度の低下を生
じる。特に、Ｑが小さくωｄが大きい場合、Ｃ！１が小
さくなりＢ１がオーバーフローしやすくなる。また、多
くのフリップフロップを備えた乗算器を４個使用してお
り、演算時間がかかり、又、容積が大きくなっていると
いう問題点もめった。

本発明は上記問題点を解消するために、ゲイジタル演算
時においてオーバーフローすることなく、又、乗算器と
しては２個で構成し、演算速度が早く、容積の小さい離
散型二次移相回路を提供することを目的とする。

問題点を解決するための手段 本発明は上記目的を達成するために、離散型二次移相回
路に％って、第１の加算器、第１の乗算器および第２の
加算器を直列接続し、直列に接続さｒした第１および第
２の遅延素子を介して第１の加算器の出力端と第２の加
算器とを接続し、直列に接続１れた第３の遅延素子およ
び第２の乗算器を介して第１の乗算器の出力端と第２の
加算器とを接続し、第４の遅延素子を介して第３の遅延
素子の出力端と第１の加算器とを接続し、第２の乗算器
の出力端を第１の加算器に接続したことを要旨とする。

作用 入力側の第１の加算器は、第４の遅延素子の出力信号の
負信号、第２の乗算器の出力信号の負信号、情報信号を
それぞれ入力する。一方、出力側の第２の加算器は、第
２の遅延素子の出力信号・第２の乗算器の出力信号、第
１の乗算器の出力信号をそれぞれ入力・演算して出力信
号を送出する。

実施例 第１図は、本発明の一実施例の離散型二次移相回路の図
である。乗算器Ｇ２の入力側には第１の加算器２１が、
一方、出力側には第２の加算器２２が設けられている。

第２の加算器２２には、直列接続された遅延素子２３．
２４を介して、第１の加算器２１の出力値と、直列接続
された遅延素子２６．増幅器ム２を介して、乗算器Ｇ２
の出力値とが入力される。第１の加算器２１には、遅延
素子２６を介して遅延素子２６の出力を負信号とした信
号と、乗算器ム２の出力を負信号とした信号とが、情報
信号ｖＸ　とともに入力される。

この回路の利得Ｖｏ／Ｖ！ｉｊ次式で表わせる。

なお、この時、Ｇ２＝Ｇ１　、ム２＝ム１とすることに
より式（１４）と式（９）、（１０）、（１１）、（１
２）。

（１３）が等価であり、第２図、第３図に示す位相特性
、遅延特性が実現できることが明らかである。

発明の効果 本発明によれば、全域通過型二次移相回路を、乗算器と
しては２個で構成しであるので、高速演算が可能で、か
つ容積が小さく、又、各演算素子の係数でディジモル演
算時オーバーフローさせることがないので桁落ちによる
演算精度の低下を生じないという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の離散型二次移相回路を示す
ブロック図、第２図は実現すべき二次移相回路の周波数
特性を表わした図、第３図は実現すべき二次移相回路の
遅延特性を表わした図、第４図は従来の一例のアナログ
型二次移相回路、第６図は従来の一例の離散型二次移相
回路を示すブロック図である。 ｖＸ　　・・・・・・入力信号、ｖＯ・・・・・・出力
信号、２１゜２２・・・・・・加算器、２３．２４．２
５．２６・・・・・・遅延素子、Ｇ２．ム２・・・・・
・乗算器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名簿　
１　図 （ｎ、Ａｔ−−一束１未 区 ｃｌｌｌｃｏ−≧ 区 の　　　　　　　ｉ３

Claims (1)

【特許請求の範囲】
1. 情報信号を入力する第１の加算器に第１の乗算器および
   第２の加算器を直列接続し、第１の加算器の出力端を直
   列に接続された第１および第２の遅延素子を介して第２
   の加算器に接続し、第１の乗算器の出力端を第３の遅延
   素子及び第２の乗算器を介して第２の加算器に接続し、
   第３の遅延素子の出力端を第４の遅延素子を介して第１
   の加算器に接続し、第２の乗算器の出力端を第１の加算
   器に接続した離散型二次移相回路。