JPS6124324A

JPS6124324A - デイジタルタイマの点検回路

Info

Publication number: JPS6124324A
Application number: JP14333584A
Authority: JP
Inventors: Tomoyoshi Komaki; 小牧　友義; Yasuhiro Kurosawa; 保広黒沢; Shiro Furusawa; 古沢　史郎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-07-12
Filing date: 1984-07-12
Publication date: 1986-02-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は、ディジタルタイマの点検回路に関するもので
ある。

［発明の技術的背景１ディジタル−タイマは、基準パルスを発生ずる発振回路
、この発振回路の出力を計数する計数回路、タイマ時限
を整定する整定回路、計数回路の出力と整定回路の出力
との比較を行なう比較回路により構成され、基準パルス
を計数回路で計数し、一定時限後に計数回路の出力と整
定回路の出力とが一致したことを比較回路で検出して出
力するように構成するのが一般的である。

第２図は、上記の一般的なディジタルタイマの一例であ
る。第２図において、１は発振回路でＡＮＤ６の一方の
入力を介して計数回路２の計数入力端子へ接続され、タ
イマ起動指令は計数回路２のリセット端子へ接続される
。３はディジタルスイッチによる整定回路で比較回路４
の第１の入力端子へ接続され、比較回路４の第２の入力
端子へは、前述の計数回路２の出力が接続される。比較
回路４の出力は、タイマ出力を与えると同時にＮＯＴ　
５を介して、ＡＮＤ２の他方の入力に接続される。

第２図の回路の動作について説明すると、発振回路１の
出力パルスはＡＮＤ６を経由して計数回路２に入力され
るが＼タイマ起動指令が「０」の場合は、計数回路２は
リセットされたままで計数せず、タイマ起動指令が「１
」の場合に計数回路２が計数を開始する。計数回路２の
出力、及び整定回路３の出力は比較回路４に入力され、
入力の両方が一致しない場合に比較回路４はタイマ出力
に「０」を出力し、両方の入力が一致した場合にタイマ
出力に「１」を出力すると同時に、Ｎ０Ｔ５を介して八
ＮＤ６の入力をｒＯＪとし、計数回路に発振回路１の出
力パルスが入力されるのを阻止する。

このため、計数回路の出力は変化せず、タイマ出力は「
１」を継続し、タイマ起動指令が「０」となると計数回
路がリセットされてその出力を「０」とし、比較回路の
出力も「０」となりタイマがリセーットされる。

ここで、第２図に示すタイマの時間誤差を検出するため
の点検回路について第３図により説明す第３図は３個の
ディジタルタイマの時間誤差を検出するための回路で、
タイマ起動指令Ａは、ＯＲ回路４１を介してオンディレ
ィタイマ１１．２１のタイマ起動端子に接続され、同様
にタイマ起動指令ＢはＯＲ回路４２を介してオンディレ
ィタイマ１２．２２に、タイマ起動指令ＣはＯＲ回路４
３を介してオンディレィタイマ１３．２３に接続される
。ＯＲ回路４１．４２．４３の他方のパノ〕には点検指
令が与えられる。オンディレィタイマ１１．２１ノタイ
マ出ノ］　ＧＥＬ　ＥＸＣＬｔｌＳＩＶＥ　０Ｒ３１に
、オンディレィタイマ１２．２２のタイマ出力はＥＸＣ
ＬＵＳＩＶＥ　ＯＯＲ３２ｋ、オンティレイタイマ１３
．２３ツタ−１’　”’；’　出力Ｇ、ｔ　ＥＸＣＬＩ
ＩＳＩＶＥ　ＯＯＲ３３ｋ　入力ざｈ、ＥＸＣＬＵＳＩ
Ｖ［０Ｒ３１，３２，３３ハ０Ｒ４４ヲ介ジチオンテイ
レイタイマ２０に接続される。

第３図の回路の応動を、第４図のタイムチャートを用い
て説明する。第３図において、オンディレィタイマ１１
．１２．１３は異なる時限ｔ１、ｔ２、ｔ３に整定され
、オンディレィタイマ２１．２２．２３は夫々ｔｌ’　
、ｔ２’　、ｔ３’　に整定され、ｔｌとｔｌ’　、　
ｔ２とｔ２’　、ｔ３とｔ３’は同−整定とはするもの
の計数開始時の誤差により口とｔｌ’　、ｔ２とｔ２’
　、ｔ３とｔ３’の間には誤差時間Δｔが発生する。Ｅ
ＸＣＬＵＳＩＶＥ　３１．３２．３３の出力はオンディ
レィタイマ１１と２１．１２と２２．１３と２３の出力
が一致しないｍ間だけ「１」となり、　ＯＲ回路４４を
経由し、オンディレィタイマ２０を起動する。オンディ
レィタイマ２０の時限ｔｏは、［０〉３Δｔとなる様に
整定されているため前述の誤差時間Δｔでは出力を発生
しない。点検指令を０Ｒ４１，４２，４３に同時に入力
すると、オンディレィタイマ１１．１２．１３．２１．
２２．２３が正常の場合は、第４図（ａ）に示す様にオ
ンディレィタイマ２０には６１０人力しか与えられず、
その出力は「０」のままで夫々のタイマは正常と判定さ
れる。仮にオンディレィタイマ１３の時限ｔ３がｔ３″
に変動した場合は、第４図（ｂ）に示す様にオンディレ
ィタイマ２０には［３′　と１３″の時間差の信号が与
えられ、この値がｔｏより大きい場合はディジタルタイ
マの不良として検出している。

［背景技術の問題点］上記構成を有する従来装置はｎ個のディジタルタイマの
点検を実施するために、同−整定のオンディレィタイマ
が更にｎ個必要となり、多量の回路を必要とする欠点が
あった。

［発明の目的］本９発明は上記問題点を解決することを目的としてなさ
れたものであり、簡単な回路で点検の可能なディジタル
タイマの点検回路を提供することを目的としている。

［発明の概要］本発明では整定回路とは別個に信号模擬回路を設け、点
検指令の出力と同時に整定回路の出力を予め決定された
信号を与える信号模擬回路側に切替えて、所定時間後に
出力を導出するようディジタルタイマを構成し、これら
複数のディジタルタイマの２個以上に同時に点検指令を
与え、更に前記ディジタルタイマの各出力の排他的論理
和が一定時間以上成立した場合にディジタルタイマの不
良と判定するものである。

［発明の実施例］以下図面を参照して実施例を説明する。第１図は、本発
明によるディジタルタイマの一実施例構成図である。第
１図において、第２図と同一部分については同−符・号
を付して、その説明を省略する。

タイマ起動指令は、０Ｒ４７を介して計数回路２のリセ
ット端子に接続され１．０Ｒ４７の他方の入力には点検
指令が接続される。整定回路３はＡＮＤ６１．６２、及
び０Ｒ４５，４６を介して比較回路４の第１の入力端子
へ接続され、ＡＮＤ６１．６２の他方の入力には、点検
指令を１４０Ｔ　８を介して接続する。信号模擬回路７
はＡＮＤ６３．６４を介して、０Ｒ４５，４６の残りの
端子に接続され、ＡＮＤ６３．６４の他方の入力には点
検指令が接続される。

ここでの構成の特徴は点検指令により整定回路３の出力
をロックする＾ＮＤ６１．６２を設けたこと、信号模擬
回路７を設けたこと、及び点検指令により信号模擬回路
７の出力を比較回路４に入力する＾ＮＤ６３．６４．、
０Ｒ４５，４６を設けたこと、点検指令により・計数回
路２のリセット端子を「１」とする０Ｒ４７を設けたこ
とにある。

次に、第１図の回路の応動について説明するが、第２図
の回路と同一部分についてはその説明を省略する。

先ず、平常時においては、点検指令は「０」であるため
ＮＯＴ　８の出力は「１」となり、整定回路３の出力は
ＡＮＤ６１．６２、及び０Ｒ４５，４６を介して比較回
路４に入力される。

一方、信号模擬回路７の出力は、点検指令がｒＯＪであ
るため、ＡＮＤ６３．６４が成立せず、０Ｒ４５，４６
を介して比較回路４へは入力されない。この場合のタイ
マ出力は、第２図の説明から明らかな様に整定回路３と
計数回路２の出力が一致した時点で発生する。

次に点検指令を与えた場合は、Ｎ０Ｔ８の出力がｒＯＪ
となり、ＡＮＤ６１の出力を［０１とする。これにより
整定回路３の出力は、０Ｒ４５，４６を介して比較回路
４へ入力されなくなる。

一方、信号模擬回路７の出力は、点検指令が「１」であ
るため、ＡＮロ６３．６４、及び０Ｒ４５，４６を介し
て比較回路４の第１の入力となる。ここでタイマ出力は
、Ｊ１数回路２の出力と信号模擬回路７の出力が一致し
た時点で得られ、点検指令が「０」となるまで「１」、
を継続する。又、点検指令を与えてからタイマ出力が得
られるまでの時間は、整定回路３の整定値とは無関係に
信号模擬回路７の出力により決定されるのは言うまでも
ない。

第５図に、第１図に示すディジタルタイマの時間誤差を
検出する点検回路を示し、第６図にそのタイムチ１１−
トを示す。

第５図は、第３図と同様に３個のディジタルタイマの時
間誤差を検出゛するための回路で、タイマ起動指令Ａは
オンディレィタイマ５１のタイマ起動端子に接続され、
同様にタイマ起動指令Ｂはオンディレィタイマ５２に、
タイマ起動指令Ｃはオンディレィタイマ５３に接続され
る。

オンディレィタイマ５１．５２．５３はＥＸＣＬＵＳＩ
ＶＥ　０Ｒ３４に接続され、その出力はオンディレィタ
イマ２０に接続される。

オンディレィタイマ２０の入力は、オンディレィタイマ
５１．５２．５３の時間差が入力されるが、点検指令を
オンディレィタイマに入力した場合、第１図の説明から
明らかな様に、各々のタイマの時限【１、ｔ２、ｔ３は
信号模擬回路７で決定される時間［■に切換えられてい
るため、オンディレィタイマ５１．５２．５３の時間差
はタイマ起動時の計数誤差分Δｔとなる。

第６図（ａ）はオンディレィタイマ５１．５２．５３が
正常な場合のタイムチャートで、オンディレィタイマ２
０にはΔｔの入力しか与えられないので、その出力は「
０」のままであり、各々のタイマは正常と判定出来る。

第６図（ｂ）はオンディレィタイマ５３が計数回路等の
不良によりｔＴ’　に時間短縮された場合であり、オン
ディレィタイマ２０にはｔＴとｔＴ’の時間差の信号が
与えられ、この値がｔｏより大きければディジタルタイ
マの不良と判定出来る。

第１図に示すディジタルタイマにおいて０Ｒ４７を設け
ず、第５図のタイマ起動指令Ａ、Ｂ、Ｃに夫々ＯＲを設
けて点検指令を夫々入力してタイマ起動指令を与えても
、本提案の趣旨から除外されないことは言うまでもない
。又、本提案では、３個のディジタルタイマの点検につ
いて説明したが、２個以上であれば点検が可能であるこ
とも言うまでもない。

し発明の効果１以上の説明から明らかな様に本発明によれば、発振回路
、計数回路、整定回路、及び比較回路を備えたディジタ
ルタイマにおいて、点検指令により整定回路の出力を予
め決定された信号を与える信号模擬回路に切換えると同
時に、タイマ起動指令を与え、計数回路を起動する構成
とすることにより、点検指令時には整定回路の値に無関
係に信号模擬回路の値で定まる一定時限後にタイマ出力
を得られる。

又、上記ディジタルタイマを２個以上使用し、同時に点
検指令を与えて、これらのタイマ出力の排伯的論理和が
一定時間以上成立した場合にこれらディジタルタイマの
不良と判定することにより、点検のためのオンディレィ
タイマを別に設ける必要がなく、簡単な回路でディジタ
ルタイマの不良を検出することが可能となる。

【図面の簡単な説明】

第１図は本発明によるディジ４タルタイマの一実施例ブ
ロック図、第２図は従来のディジタルタイヤード、第５
図は第１図のディジタルタイマの点検回路の一実施例構
成図、第６図は第５図の点検回路のタイムチャートであ
る。１・・・発振回路　　　　　２・・・計数回路３・・・
整定回路　　　　　４・・・比較回路５．８・・・ＮＯ
Ｔ　　　　　　　　６，６１，６２，６３．６４・・・
ＡＮＤ７・・・信号模擬回路１１．１２，１３，２０，２１，２２，２３，５１，５
２．５３・・・オンディレィタイマ３１．３２，３３．３４　・ＥＸＣＬＵＳＩＶＥ　０Ｒ
４１，４２，４３，４４，４５，４６，４７・・・ＯＲ
１ＱＡ第４図（α）（ｂ）

Claims

【特許請求の範囲】

発振回路、タイマ起動指令により前記発振回路の出力の
計数を開始する計数回路、タイマの時限を整定するため
の整定回路、この整定回路の出力と前記計数回路の出力
とが一致した場合に出力を発生する比較回路を備えたデ
ィジタルタイマにおいて、点検指令により整定回路の出
力を予め決定された信号を与える信号模擬回路に切換え
ると同時に前記計数回路の計数を開始させ、信号模擬回
路の出力の値に応じた一定時間後に前記比較回路の出力
を導出すると共に、これら複数のディジタルタイマ出力
の二個以上に同時に点検指令を与えて、前記ディジタル
タイマからの出力の排他的論理和が一定時間以上成立し
た場合に、前記ディジタルタイマの不良と判定すること
を特徴とするディジタルタイマの点検回路。