JPS61243377A

JPS61243377A - Ｌｓｉ試験装置

Info

Publication number: JPS61243377A
Application number: JP60084185A
Authority: JP
Inventors: Takeshi Mihara; 見原　猛
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1985-04-19
Filing date: 1985-04-19
Publication date: 1986-10-29
Anticipated expiration: 2010-12-20
Also published as: JPH07119791B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はアナログＬＳＩ試験装置に関し、詳しくは、測
定データと期待値との比較結果を取込み各種の判定を行
うフェイルメモリの自己診断機能に関する。

（従来の技術）従来より、アナログＬＳＩ等のｒｃ＜ａ下被試験デバイ
スという）にパターン信号を与えて、その応答出力信号
と期待値とを比較し、その不一致を検出して被試験デバ
イスの良否を検出するアナログＬＳＩ試験装置がある。

第３図はこのような試験装置の一例を示す構成図である
。図において、パターンメモリ１０より発生したパター
ン信号はフォーマツタ２０で所定の出力形式に変えられ
、ドライバとコンパレータより構成されるドライバ・コ
ンパレータ回路３０を経由して被試験デバイス４０に加
えられる。これにより生ずる被試験デバイス４０の応答
出力はドライバ・コンパレータ回路３０のコンパレータ
に入力される。応答出力が所定の範囲内にあれば一応正
常なデータとしてフォーマツタ２０に導かれ、ここでデ
ータ形式を変換した後期待値との比較を行い、その比較
結果をフェイルメモリ５０に格納する。基準値はパター
ンメモリ１０に蓄えられており、出力したパターンデー
タに関連した基準値がそれぞれ出力されるようになって
いる。フェイルメモリ５０は、測定データが基準値に一
致しない不一致の比較結果が検出されるごとに不良を表
わすデータを記憶すると共に、そのときに発生したパタ
ーンデータ及びそのパターンデータを格納しているアド
レス等を併せて記憶するようになっている。従って、こ
のフェイルメモリ５０の内容を読出すことにより、不良
アドレスとそのとき出力したパターンデータ等を知るこ
とができる。

この様な装置において、内部の自己診断を行う場合、Φ
〜■のデータの流れの中で、イル二のループを作って、
それぞれのレベルの折返し試験を行うことができる。こ
れにより、内部回路素子の故障やケーブルの断線等につ
いて検査することができる。

（発明が解決しようとする問題点）しかしながら、ここでイのループで自己診断を行う場合
、試験時と同じ状態（ケーブルのつなぎ換えを行わない
）で診断を行うと、フェイルメモリ内にデータセレクタ
等の回路を付加しなければならず、回路が大きくなると
いう問題があった。

本発明の目的は、この様な点に鑑み、ケーブルのつなぎ
換えを行わずにフェイルメモリの各機能の自己診断を安
価な回路構成で容易に行うことができるようにした診断
機能を有するアナログＬＳＩ試験装置を提供することに
ある。

この様な目的を達成するために本発明では、測定データ
と基準値との比較結果がラッチされる入力ラッチの各２
億出力を受け、外部信号により出力状態が制御されるよ
うに構成された複数個のバッファから成る入力バッファ
と、この人力バッファからの各出力とマスクレジスタの各出
力との論理積をとり、これを良否判別用のデータを格納
するフェイルカウント回路に与える複数個のゲートと、前記入力バッファを制御する信号を発生すると共に前記
入力ラッチのラッチ及び出力状態を制御する信号を発生
する手段と、を具備し、前記マスクレジスタ及び前記手段の出力信号
により、入力ラッチ、入力バッファないしゲートの出力
を任意に制御し、それぞれに得られるデータによりフェ
イルメモリ部分の回路の異常を検出することができるよ
うにしたことを特徴とする。

（実施例）以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るアナログＬＳＩ試り装置において、本発明の
特徴とするデータ取込み部分の回路の一実施例を示す構
成図である。図において、５１は比較結果をラッチする
入力ラッチ、５２は入力バッファで、入力ラッチの各出
力を別々に受ける複数のバッファで構成されている。各
バッファの出力はゲート５３＋　、５３２　、　　・・
・５３ｎに加えられる。他方、ゲート５３＋　、５３２
　、　　・・・５３ｎにはマスクレジスタ５４の出力が
入力されている。

マスクレジスタ５４は、ゲート通過を制御するための信
号を発生する。このマスクレジスタ５４は、通常のデバ
ッグ時には、被測定デバイスのテストプログラムが完全
でないときに、あるチャンネルのみのパスフェイルを見
るために他のチャンネルを総べてマスクしてパスフェイ
ル判定には関係しないようにするための制御信号を発生
するようになっている。

５５はゲートを通過したデータを記憶するメモリの他に
、レジスタあるいは各ゲートのオアをとった結果をラッ
チするレジスタ、結果によりカウンタを動かすフェイル
カウンタであったりするフェイルカウント回路である。

記憶されたデータはフェイル判定レジスタあるいは各種
カウンタの条件要素となる。

５６は入力ラッチコントロールレジスタで、データバス
６０の内の２ビツトを取出してラッチする。このラッチ
した一方の出力Ｃは入力ラッチ５１に与えられ、信号Ｃ
が“１″のときには入力ラッチ５１をクリアする。また
、ラッチした他方の出力ｄは入力バッファ５２に与えら
れ、信号ｄが１′のときには各バッファをディセーブル
とし、その各出力を総べて１とする。

５７はゲートで、ラッチ５６の出力Ｃとデータ取込みク
ロックＣＬＫとの論理積を得るもので、その出力６は入
力ラッチ５１に与えられている。

自己診断動作のときは、前記信号Ｃを１″として、入力
ラッチが入力ａを取込まないようにしている。

この様な構成にお番プる動作を第２図の試験手順の一例
を示す図を参照して次に説明する。

１）まず、通常のＬＳＩ試験状態での動作について説明
する。測定データと期待値データとの比較値ａがデータ
取込みクロックＣＬＫにより入力ラッチ５１にラッチさ
れる。なお、通常のＬＳＩ試験状態のときは、入力ラッ
チコントロールレジスタ５６の出力Ｃは“ＯＩＴとなっ
ている。

入力ラッチ５１にラッチされたデータは入力バッファ５
２を経由し、ゲート５３１〜５３ｎでマスクレジスタ５
４の出力とアンド（論理積）された後、フェイルカウン
ト回路５５に入力される。

このデータは被試験デバイスの機能の良否判別に供され
る。

２）次に自己診断の場合の動作を次に述べる。

入力ラッチコントロールレジスタ５６には、バス６０よ
り与えられるデータがラッチされ、そのの出力Ｃが“１
″にセットされる。自己診断生信号Ｃは常に′１′°で
あり、入力ラッチ５１は入力信号をラッチしないように
している。この状態で次のような段階を踏む。

■　マスクレジスタ５４の出力を総べて“１″にしてお
くと共にデータバス６０よりレジスタ５６に０″の信号
を与えて出力信＠ｄを０″にする。これにより入力バッ
フ？５２は入力ラッチ５１の出力（総べて“Ｏ”となっ
ている）を受けてそのままゲートに与える。マスクレジ
スタ５４の出力が総べて１′であるため、フェイルカウ
ント回路５５には入力ラッチの出力“０″が記憶される
。記憶データが″“ＯＩＩであることを確認する。

記憶したデータが“１″であれば、そのデータの入力径
路中のゲート、入力バッファないし入力ラッチに異常が
あることになる。

■　マスクレジスタ５４の出力を総べて０゛′にした状
態でゲートの出力をメモリに取込む。記憶データが０′
°であることを確ｉｉ２！する。取込んだデータが“１
″であれば、そのデータの入力径路中のゲートに異常が
ある。

■　マスクレジスタ５４の出力を総べて“１″にすると
共にレジスタ５６の出）Ｅｄを゛１パにして、このとき
のゲート出力をフェイルカウント回路５５に記憶する。

記憶データが′１′′であることを確認する。データが
０″のときはその入力径路中のゲート、入力バッフ１に
異常があることになる。

この様な検査により不良箇所を検出することができる。

例えば、■の試験で異常データがあったとき、ゲート、
入力バッファ。入力ラッチのいずれに異常があるのか判
別できないが、■の試験によりゲートのみのチェックが
でき、ゲートに異常がなければ、更に■と■の試験結果
を併せて判断することにより入力バッファ５２の異常か
、入力ラッチ５１の異常かを判別することができる。

なお、フェイルカウント回路５５がゲート５３１〜５３
ｎのオア信号をラッチするレジスタである場合には、マ
スクレジスタ５４により、１チヤンネルずつゲートを開
いては上記■〜■の試験を行うことにより同様に不良及
び不良箇所を検出することができる。

以上説明したように、本発明によれば、従来の装置に対
し、入力バッフ？、入力ラッチコントロールレジスタお
よびゲートのハードウェアと、これに関連するソフトウ
ェアの追加のみで、スタティックではあるがフェイルメ
モリ部分の自己診断を行うことができる。

【図面の簡単な説明】

第１図は本発明に係るアナログＬＳＩ試験装置のデータ
取込み部分に関する回路の一実施例を示す構成図、第２
図は試験手順の一例を示す図、第３図は従来のアナログ
ＬＳＩ試験装置の一例を示す構成図である。５０・・・フェイルメモリ、５１・・・入力ラッチ、５
２・・・入力バッファ、５３１〜５３ｎ・・・ゲート、
５４・・・マスクレジスタ、５５・・・フェイルカウン
ト回路、５６・・・入力ラッチコントロールレジスタ、
５７・・・ゲート。第１図【Ｌ第２図

Claims

【特許請求の範囲】被試験デバイスにパターン信号を加え、その応答出力を
フェイルメモリに取込んで、被試験デバイスの機能の良
否を判定することができるように構成されたアナログＬ
ＳＩ試験装置において、測定データと基準値との比較結
果がラッチされる入力ラッチの各２値出力を受け、外部
信号により出力状態が制御されるように構成された複数
個のバッファから成る入力バッファと、この入力バッファからの各出力とマスクレジスタの各出
力との論理積をとり、これを良否判別用のデータを格納
するフェイルカウント回路に与える複数個のゲートと、前記入力バッファを制御する信号を発生すると共に前記
入力ラッチのラッチ及び出力状態を制御する信号を発生
する手段と、を具備し、前記マスクレジスタ及び前記手段の出力信号
により、入力ラッチ、入力バッファないしゲートの出力
を任意に制御し、それぞれに得られるデータによりフェ
イルメモリ部分の回路の異常を検出することができるよ
うにしたことを特徴とするアナログＬＳＩ試験装置。