JPS61243996A

JPS61243996A - Ｒａｍ用読み出し書き込み回路

Info

Publication number: JPS61243996A
Application number: JP60084579A
Authority: JP
Inventors: Yasuyuki Matsutani; 康之松谷; Hiroki Yamauchi; 寛紀山内
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1985-04-22
Filing date: 1985-04-22
Publication date: 1986-10-30
Also published as: JPH0352678B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分ＩＦ）本発明は高速化および小型化を図ったＲＡＭ用読み出し
書き込み回路に関する。

（発明の概要）本発明環１、メモリセルのビット線に対してデータの読
み出し、書き込みを行うためのＲＡＭ用読み出し書き込
み回路において、従来、読み出し時もしくは書き込み時
にビット線とセンスアンプもしくはビット線と書き込み
回路とを接続していたスイッチの有するオン抵抗が原因
となっていた動作遅延を、スイッチをセンスアンプを構
成するインバータの入力側およびフイードパツクループ
内に設けることにより解消し、同時にセンスアンプと書
き込み回路とを共用化することにより構成の簡略化によ
る小型化を図ったものである。

（従来の技術）第３図（ａ）は従来のＲＡＭ用読み出し書き込み回路の
構成を示したものであり、１１．１２はメモリセルに接
続されるビット線である。なお、ビット線１１．１２に
は互いに相補なデータ信号が入出力するものである。Ｉ
、、　　Ｉ２はフリップフロップ型のセンスアンプを構
成するインｔ＜　−夕であり、互いの入力端子と出力端
子とが接続され、インバータＩ１．　　Ｉ２の出力端子
はデータ出力端子１７．１８に夫々接続されると共にス
イッチＳ１．Ｓ２を介してビットｓｌｌ、　１２に夫々
接続されている。なお、データ出力端子１７．１８には
互いに相補なデータが現われるものである。一方、１３
、Ｉ４は書き込み回路を構成するインバータであり、入
力端子が書き込み用のデータ入力端子１３、１４に接続
され、出力端子はスイッチＳ、、Ｓ４を介してビット綿
１１．１２に接続されている。なお、データ入力端子１
３．１４には互いに相補な信。

号が与えられるものである。また、１６はスイッチＳ、
、Ｓ、の制御信号端子、１５はスイッチ８つ。

Ｓ４の制御信号端子であり、読み出し時にはスイッチＳ
、、　Ｓ２がオンでスイッチＳ３．　Ｓ４がイアとなり
、書き込み時にはスイッチＳ１．　Ｓ２がオフでスイッ
チＳ、、Ｓ、がオンとなるように制御信号が与えられる
ものである。

第３図（ｂ）は第３図（ａ）をより具体的に示したもの
であり、Ｍｌ、　Ｍ３はインバータ■、を構成するトラ
ンジスタ、Ｍ　２１　Ｍ　ａはインバータｒ２を構成す
るトランジスタである。また、トランジスタＭ１．Ｍ２
の一端は電源端子１に接続され、トランジスタＭ、、Ｍ
４の一端はトランジスタＭ５を介してアースラインに接
続されており、制御信号端子１９に印加する信号により
トランジスタＭのオンオフを制御し、センスアンプの動
作を制御できるようになっている。その他の部分につい
ては第３図（ａ）と同°一部分には同一符号を付しであ
る。

以下、動作を説明する。なお、動作直前にはビット線１
１．１２問およびセンスアンプ出力端子間の電位差が共
にＯｖとなるようにプリチャージしておくことが一般的
である。

しかして、読み出し時の動作にあっては、制御端子１９
をローレベルにし、トランジスタＭ５をオフとしてトラ
ンジスタＭ〜Ｍからなるセンスアンプに電源電流を流さ
ないようにし、スイッチＳ、、Ｓ２をオンとしてメモリ
セルがビット線１１．１２に与える電位差をセンスアン
プに伝える。そして、センスアンプの出力端子間にピッ
）９１１．１２からの出力信号が生じたら制御信号端子
１９をへイレベルにしてトランジスタＭをオンにする。

すると、フリップフロップ型センスアンプは正帰還アン
プとなっているので、この電位差を増幅し、最終的には
読み出したデータに応じてデータ出力端子１７．１８を
一方をグランドレベル、他方を電源電位とする。

また、書き込み時にあっては、スイッチＳ３゜Ｓ４がオ
ンとされ、データ入力端子１３．１４から与えられた書
き込み用のデータがインバータＩ３゜Ｉ４からビット＄
１１．１２に与えられて書き込みが行われる。

（発明が解決しようとする問題点）第３図に示した従来の回路は上記のように動作するもの
であるが、次に述べるような欠点を有していた。すなわ
ち、第４図は第３図（ａ）の回路の各動作時における等
価回路を示したものであり、（ａ）は読み出し動作時を
、（ｂ）は書き込み動作時を夫々示したものであるが、
読み出し時にあっては（ａ）に示すようにスイッチＳ１
゜Ｓ２のオン抵抗がビット４９１１．１２とインバータ
１１゜Ｉ２の出力端子との間に入ることになり、また、
書き込み時にあっては（ｂ）に示すようにスイッチＳ３
．Ｓ４のオン抵抗がビット線１１．１２とインバータＩ
３．　Ｉ４の出力端子との間に入ることになる。一般に
ＭＯＳ）ランジスタはオン抵抗が大きいので、これをス
イッチとしているこの種の回路では、センスアンプの出
力容量との時定数が大きくなり、センスアンプ出力点の
電位が確定するのが遅くなり、読み出し速度劣化の原因
となっていた。また、書き込み時においても同様にスイ
ッチＳ３ｊ　Ｓ、のオン抵抗とビット線寄生容量との時
定数が書き込み速度高速化の障害となっていた。

（問題点を解決するための手段）本発明は上記の欠点を除去すべ（提案されたものであり
、センスアンプの出力側にあったスイッチを寄生容量が
小さくオン抵抗の影響を受けない入力側およびセンスア
ンプ帰還ループに入れ、スイッチのオン抵抗による動作
速度の劣化をなくし、読み出し、書き込みを高速化し、
更に書き込み時にセンスアンプを書き込み回路として使
用することによってデータ入力端子の駆動素子の駆動能
力を低減できると共に書き込み回路の省略により小型化
を可能としたＲＡＭ用読み出し書き込み回路を提供する
ことを目的とする。

以下、実施例を示す図面に沿って本発明を詳述する。

第１図（ａ）は本発明の実施例を示す基本的な構成図で
あり、（ｂ）はＭＯＳ）ランジスタにより具体的に構成
した回路図である。第１図において、１は電源端子、１
１．１２はビット線、１３゜１４は書き込み用のデータ
入力端子、１７．１８はデータ出力端子であり、ビット
線１１．１２．データ入力端子１３．１４．データ出力
端子１７．１８には夫々互いに相補な信号が印加あるい
は発生するものである。

第１図（ａ）において、インバータＩ、の出力端子は一
方のビット線１１および一方のデータ出力端子１７に接
続されると共にインバータＩ２の入力゛端子にスイッチ
Ｓ２を介して接続され、インバータ■２の出力端子は他
方のビット綿１２および他方のデータ出力端子１８に接
続されると共にインバータＩ、の入力端子にスイッチＳ
１を介して接続されている。また、一方のデータ入力端
子１３はスイッチＳ３を介してインバータエ、の入力端
子に接続され、他方のデータ入力端子１４はスイッチＳ
４を介してインバータＩ２の入力端子に接続されている
。なお、１５．１ＢはスイッチＳ□〜Ｓ４のオンオフを
制御する制御信号端子であゆ、読み出し時にスイッチＳ
、、　Ｓ２をオンとすると共にスイッチＳ３．　Ｓ４を
オフとし、書き込み時にスイッチＳ、、　Ｓ２をオフと
すると共にスイッチＳ３．　Ｓ４をオンとするように制
御信号が与えられるものである。

第１図（ｂ）において、Ｍ、、Ｍ３はインバータ１、を
構成するトランジスタ、Ｍ２２Ｍ４はインバータＩ２を
構成するトランジスタである。また、トランジスタＭｌ
、Ｍ２の一端は電源端子１に接続され、トランジスタＭ
３．Ｍ４の一端はトランジスタＭ５を介してアースライ
ンに接続されており、制御信号端子１９に印加する信号
によりトランジスタＭ５のオン・オフを制御し、センス
アンプの動作を制御できろようになっている。

動作にあっては、読み出し時において制御信号端子１５
．１６の制御によりスイッチＳ、、　Ｓ２をオンとし、
スイッチＳ３．　Ｓ４をオフとすれば、インバータＩ１
．　　Ｉ、の互いの入力端子と出力端子とが接続されて
フ・リップフロップ型のセンスアンプを構成することに
なり、ビット！ｓ１１．１２のレベルを読み出して出力
端子１７．１８に出力する乙とができる。また、書き込
み時において制御信号端子１５．１６の制御によりスイ
ッチＳ、、Ｓ２をオフとし、スイッチＳ、、Ｓ４をオン
とすれば、インバータＩ、、　　Ｉ、は夫々独立に動作
可能となり、データ入力端子１３．１４に与えられた信
号を反転してビット線１１．１２に印加し、データの書
き込みが行われる。

しかして、上記の各動作時における等価回路を第２図に
示すが、読み出し時においては（ａ）に示すようにビッ
ト線１１．１２はインバータ■１゜Ｉ２の出力端子に直
接接続され、スイッチＳｌ。

Ｓ２は寄生容量が小さくオン抵抗の影響を受けない入力
側に設けられるので、スイッチＳ１．Ｓ２のオン抵抗で
生ずる時定数による速度劣化はなく、読み出し速度の高
速化が図れる。また、書き込み時においては（ｂ）に示
すように、書き込みアンプとして動作するインバータＩ
４．Ｉ２の出力端子がビット線１１．１２に直接接続し
、更にスイッチＳ３．　Ｓ４はセンスアンプの入力側に
設けられるため、センスアンプの入力″容量とオン抵抗
との時定数は小さく、よってセンスアンプを高速にセッ
トリングできるものである。またデータ入力端子１３．
１４の駆動素子はセンスアンプを構成するインバータＩ
、、、１２の入力段のトランジスタのゲートを駆動でき
れば良いので大きな駆動電力を要しないという利点もあ
る。すなわち、センスアンプ回路では高速動作のために
トランジスタのサイズを大きくとるのが通常であり、メ
モリセルを反転させるための電流はインバータＩ、、Ｉ
２により充分に供給することができる。よって、従来の
回路では書き込み用のためにデータ入力端子１３．１４
に大きな駆動能力を有する書き込み回路用のインバータ
を有しているのが通常であったが、本発明にあっては書
き込み回路は不要であり、素子数の削減により小型化が
図れる利点もある。

（発明の効果）以上のように本発明にあっては、従来、センスアンプも
しくは書き込み回路の出力とビット線との間に挿入され
ていたスイッチを削除したことにより、スイッチのオン
、抵抗で生ずる時定数による速度劣化がな（なるため、
読み出し。

書き込みを高速に行える効果がある。また、書き込み回
路が不要となるため、回路の小型化が可能となる効果も
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示し、（ａ）は基本的な構
成図、（ｂ）はＭＯＳ）ランジスタで構成した具体的回
路構成図、第２図（ａ）、（ｂ）は第１図（ａ）の読み
出し時および書き込み時の夫々の場合における等両回略
図、第３図は従来の回路例を示し、（ａ）は基本的な構
成図、（ｂ）はＭＯＳ）ランジスタで構成した具体的回
路構成図、第４図（ａ）、（ｂ）は第３図（ａ）の読み
出し時および書き込み時の夫々の場合における等両回略
図である。１１、１２・・・・・・ビット線、１３．１４・・・・
・・データ入力端子、１５．１８．１９・・・・・・制
御信号端子、１７．１８°°。・・・データ出力端子、１・・・・・・電源端子、１１
．１２・・・・・・インバータ、Ｓ１〜Ｓ４・・・・・
スイッチ、Ｍｌ〜Ｍ・・・・・・トランジスタほか１名第１図（ｂ）第２図（ａ）第３図（ａ）

Claims

【特許請求の範囲】

　１対のビット線に接続され、ビット線の信号を読み出
して１対のデータ出力端子に出力すると共に、１対のデ
ータ入力端子から与えられた信号に基づきビット線に書
き込み信号を与えるＲＡＭ用読み出し書き込み回路にお
いて、第１、第２のインバータと第１ないし第４のスイ
ッチとを備え、第１のインバータの出力端子を一方のビ
ット線および一方のデータ出力端子に接続すると共に第
２のインバータの入力端子に第２のスイッチを介して接
続し、第２のインバータの出力端子を他方のビット線お
よび他方のデータ出力端子に接続すると共に第１のイン
バータの入力端子に第１のスイッチを介して接続し、一
方のデータ入力端子を第３のスイッチを介して第１のイ
ンバータの入力端子に接続し、他方のデータ入力端子を
第４のスイッチを介して第２のインバータの入力端子に
接続し、読み出し時に第１、第２のスイッチをオンとす
ると共に第３、第４のスイッチをオフとし、書き込み時
に第１、第２のスイッチをオフとすると共に第３、第４
のスイッチをオンとするように制御信号を与えてなるこ
とを特徴とするＲＡＭ用読み出し書き込み回路。