JPS61245559A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、′
特に、入力用又は出力用バッファ回路を有する半導体集
積回路装置に適用して有効な技術に関するものである。

［背景技術］ 例えば、コンピュータ等で使用される半導体集積回路装
置では、短期間に少量多品種を設計する必要がある。そ
こで、複数の半導体素子で基本となる単位セルを構成し
、この単位セル間を接続する配線のパターンの変更によ
り種々の論理機能を構成する、所謂、マスタスライス方
式が採用されている。

この種の半導体集積回路装置は、方形状の周辺部に外部
機器との信号レベルを調整する等のため、入力用又は出
力用バッファ回路（以下、単にバッファ回路という）が
設けられている。バッファ回路は、内部集積回路で構成
されるどの論理回路に接続しても均一な特性を得ること
ができるように。

それぞれの辺に同一の形状で規則的に配置されている。

さらに、入出力ピン数の増加、すなわち、バッファ回路
数を増加させて効率良く論理回路を構成できるように、
バッファ回路は、内部集積回路形成領域を完全に取り囲
むように最大限に配置されている。

しかしながら、本発明者の検討によれば、このようにバ
ッファ回路を配置すると、周辺角部にその配置ができな
い無駄なスペースが生じ、面積を有効に利用できないと
いう問題点を見出した。

この問題点は、入出力ピン数の増加、バッファ数の増加
にともない、−適当りに配置されるバッファ回路数が増
大し、バッファ回路が長く構成される程著しくなる。

また、本発明者は、前記無駄なスペースに、固定電源用
外部端子、電気的特性の検査用半導体素子等を設けるこ
とを検討したが、入出力ピン数の増加やバッファ回路数
の増加ができないという結論に達した。

なお、バッファ回路を有する半導体集積回路装置につい
ては、例えば、特願昭５８−１３４３１６号に記載され
ている。

［発明の目的］ 本発明の目的は、半導体集積回路装置の面積を有効に利
用することが可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置の面積を有効
に利用し、かつ、入出力ピン数の増加、バッファ回路数
の増加をすることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡慴に説明すれば、下記のとおりである。

すなわち、その方形状の周辺部にバッファ回路を有する
半導体集積回路装置において、周辺角部にバッファ回路
を設けることにより、無駄なスペースを無くすことがで
きるので、面積を有効に利用することができる。また、
これにより、入出力ピン数の増加、バッファ回路数の増
加を図ることができる。

以下、本発明の構成について、本発明を、マスタスライ
ス方式を採用する半導体集積回路装置に適用した一実施
例とともに説明する。　−［実施例］ 第１図乃至第３図は、本発明の一実施例を説明するため
の図であり、第１図は、半導体集積回路装置の概ｒＢ８
構成図、第２図は、第１図に示す半導体集積回路装置の
周辺角部における拡大平面図、第３図は、第１図及び第
２図に示すバッファ回路の具体的な構成を示す平面図で
ある。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図乃至第３図において、１はマスタスライス方式を
採用する半導体集積回路装置である。

２は外部端子（ボンディングバット）であり、′Ｉ６導
体集積回路装置ｌの最つども周辺部に複数配置されでい
る。外部端子２は、半導体集積回路装置の内部集積回路
と外部機器とを電気的に接続するように構成されている
。

３Ａはバッファ回路（入力用又は出力用）であり、外部
端子２に対応して半導体集積回路装置ｌの周辺部に複数
配置されている。バッファ回路３Ａは、内部集積回路と
外部端子２を介した外部機器との間に伝達される信号レ
ベルの調整をするように構成されている。

バッファ回路３Ａは、半導体集積回路装置ｌの周辺部に
行方向又は列方向に複数配置され、それぞれの方向にバ
ッファ回路群３を構成するようになっている。

３Ｂはバッファ回路であり、行方向に延在するバッファ
回路群３と列方向に延在するバッファ回路群３とが交差
する半導体集積回路装置ｌの周辺角部に１つ又は複数設
けられている。

バッファ回路３Ｂは、周辺角部の無駄なスペースに設け
らＪｌ、でいるので、この無駄なスペース詮無くして半
導体集積回路装置ｌの面積登有効に利用することができ
る。

また、通常設けられるバッファ回路３Ａ以外に、バッフ
ァ回路３Ｂを設けることができるので、バッファ回路数
及びそれに対応して設けられる外部端子（入出力ピン）
２数を増加することができる。

また、バッファ回路数を増加しなければ、その延在する
方向におけるバッファ回路３Ａの配置、すなオ〕ち、外
部端子２間隔に充分な余裕を設けることができるので、
封ＩＩ−，時におけるボンディングワイヤ間隔に余裕を
設けることができる。これに、よｊｌ、ボンディングワ
イヤ間隔 ることができるので、半導体集積回路装置の電気的信頼
）１を向上することができる。

バッファ回路３Ａとバッファ回路３Ｂは、第３図に示す
ように、入力用回路部Ｔｐ、Ｉｎと出力用回路部Ｏｐ、
Ｏｎとによって構成されている。

入力用回路部Ｔｐは、ｎ型の半導体基板に設けられた複
数のｐチャネルＭＩＳＦＥＴＱｐで構成されている。入
力用回路部Ｔ　ｒ＋は、ｐ型のウェル領域に設けられた
複数のｎチャネルＭＴＳＦＥＴＱｎ、ｎｐｎ型バイポー
ラトランジスタＴｒ等で構成されている。

Ｇｎはｎ型の半導体領域で構成されたガートバンドであ
番）、半導体基板の主面部に設けられている。Ｑ　ｐは
ｐ型の半導体領域で構成されたガートバンドであり、ウ
ェル領域の主面部に設けられている。ガートバンドＧｎ
は、電源電圧Ｖｃｃ、（例えは、５［Ｖ］）が印加され
、ガートバンドＧｐは、基準電圧Ｖｓｓ（例えば、ｏ　
［Ｖ］　）が印加されている。そして、これらのガート
バンドＧｎ。

Ｇρは、それぞれのバッファ回路３Ａ、３Ｂの中央部を
延在して設けられている。

そして、第１図及び第２図に示すように、バッファ回路
３Ｂと内部集積回路との電気的な接続をする配線を構成
できるように、前記バッファ回路群３は、交差する部分
に配線形成用のスペースＳを構成するようになっている
。

−’／　　− ４は単位セル（基本セル）であり、半導体集積回路装置
１の中央部に複数配置されている。単位セル４は、例え
ば、ｐチャネルＭＴＳＦＥＴとｎチャネルＭＴＳＦＥＴ
とのＣＭＯＳで構成されて、２人力、３人力ＮＡＮｎゲ
ー１−回路を構成するようになっており１種々の論理機
能を構成するようになっている。

単位セル４は、行方向に規則的に複数配置され、−１層
１位セル列（基本セル列）４Ａを構成するようになって
いる。単位セル列４Ａは、所定の間隔で列方向に複数配
置されており、内部集積回路を構成するようになってい
る。

５は配線領域（配線チャネル領域）であり、単位セル列
４Ａ間に設けられている。配線領域５は、単位セル４間
に施こされる配線を形成できるように構成されている。

図示されていないが、このようにして構成される半導体
集積回路装置１は、例えば、２層の配線（例えば、アル
ミニウム配線）を単位セル４内、単位セル４間、バッフ
ァ回Ｎ３Ａ、３Ｂ内等に施し、種々の論理機能製構成す
るようになっている。

バッファ回路３Ａ、３Ｐｔは、この配線によって入り用
に又は出力用に固定されるようになっている、７ また、第１図乃至第３図に示す丁字型のバッファ回路３
Ｂの他に、例えば、第４図に示すようなｌ、字型のバッ
ファ回路３８に構成してもよい。

なお、本発明の前記実施例は、半導体集積回路装置の令
ての周辺角部の無駄なスペースにバッファ回！８３Ｂを
設けたが、一部の周辺角部にバッファ回路３Ｂを設け、
その他の周辺角部に固定電源用外部端子、電気的特性の
検査用半導体素子等を設けてもよい。

［効果］ 以」−説明したように、本願において開示された新規な
技術によれは、以下に述へるような効果を得ることかで
きる。

（１）その方形状のＩｉ！ｉ１辺部にバッファ回路を有
する半導体集積回路装置において、周辺角部にバッファ
回路に設けることにより、無駄なスペースを無くずこと
ができるので、面積を有効に利用することができる。

（２）前記（１）により、入出力ピン数の増加、バッフ
ァ回路数の増加を図ることができる。

（３）前記（１）及び（２）により、半導体集積回路装
置の面積を有効に利用し、かつ、入出力ピン数の増加、
バッファ回路の増加を図ることができる。

（４）前記（１）により、バッファ回路の配置、すなわ
ち、外部端子間隔に充分な余裕を設けることができるの
で、封止時におけるボンディングワイヤ間隔に余裕を設
けることができる。

（５）前記（４）により、ボンディングワイヤ間のショ
ートを防止することができるので、半導体集積回路装置
の電気的信頼性を向上することができる。

以上、本発明者によってなされた発明を前記実施例にも
とすき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨髪逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、論理機能を構成し、
得るマスタスライス方式を採用する半導体集積回路装置
に適用した例について説明したが、論理機能及び記憶機
能を構成し得るマスタスライス方式１採用する半導体集
積回路装置に適用してもよい。

【図面の簡単な説明】

゛　第１図乃至第３図は、本発明の一実施例を説明する
ための図であり、 第１図は、半導体集積回路装置の概略構成図、第２図は
、第１図に示す半導体集積回路装置の周辺角部における
拡大！ＶＶＨ２ 第３図は、第１図及び第２図に示すバッファ回路の具体
的な構成を示す平面図、 第４図は、本発明の他の実施例を説明するための半導体
集積回路装置の周辺角部における拡大平面図である。 図中、ｌ・・・半導体集積回路装置、２・・・外部端子
、３・・・バッファ回路群、３Ａ、３Ｂ・・・バッファ
回路、４・・・単位セル、４Ａ・・・単位セル列、５・
・・配線領域である。

Claims (1)

1. 【特許請求の範囲】 １、その方形状の周辺部に、複数の入力用又は出力用バ
   ッファ回路を有する半導体集積回路装置であって、前記
   周辺部の第１の方向に、複数の前記バッファ回路を延在
   させて第１のバッファ回路群を設け、前記第１の方向と
   異なる周辺部の第２の方向に、複数の前記バッファ回路
   を延在させて第２のバッファ回路群を設け、前記第１の
   バッアァ回路群と第２のバッファ回路群とが交差する周
   辺角部に、１つ又は複数の前記バッファ回路を設けてな
   ることを特徴とする半導体集積回路装置。 ２、前記入力用又は出力用バッファ回路は、複数の半導
   体素子で構成され、該半導体素子間を電気的に接続する
   配線のパターンの変更により入力用又は出力用に固定さ
   れることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。 ３、前記入力用又は出力用バッファ回路に対応して、前
   記周辺部に複数の外部端子が設けられてなることを特徴
   とする特許請求の範囲第１項に記載の半導体集積回路装
   置。