JPS6070742A - マスタ・スライス型半導体装置 - Google Patents
マスタ・スライス型半導体装置Info
- Publication number
- JPS6070742A JPS6070742A JP58178591A JP17859183A JPS6070742A JP S6070742 A JPS6070742 A JP S6070742A JP 58178591 A JP58178591 A JP 58178591A JP 17859183 A JP17859183 A JP 17859183A JP S6070742 A JPS6070742 A JP S6070742A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output circuit
- circuit area
- output
- bonding pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マスク・スライス型半導体装置に係わり、特
に入出力回路領域の改良をはかったマスク・スライス型
半導体装置に関する。
に入出力回路領域の改良をはかったマスク・スライス型
半導体装置に関する。
マスク・スライス型半導体装置は、予め複数の素子から
なる基本セルを半導体基板上に多数作り込んでおき配線
層並びに接続孔を変更することにより所望の回路動作を
得ようとするもので、新たな機能の回路の要望に対して
比較的簡単に対処できる特徴を有している。即ち、金属
配線を形成する以前の工程により作成される半導体チッ
プは全ての椴能回路に共通であるＩ〔め、上記方式を採
用すると、開発期間の短縮及び製造コストの低減がはか
れ、多品種少量生産が可能となる。
なる基本セルを半導体基板上に多数作り込んでおき配線
層並びに接続孔を変更することにより所望の回路動作を
得ようとするもので、新たな機能の回路の要望に対して
比較的簡単に対処できる特徴を有している。即ち、金属
配線を形成する以前の工程により作成される半導体チッ
プは全ての椴能回路に共通であるＩ〔め、上記方式を採
用すると、開発期間の短縮及び製造コストの低減がはか
れ、多品種少量生産が可能となる。
マスク・スライス型半導体装置の一つとして、ゲート・
アレイの例を第１図に示す。この半導体装置は半導体チ
ップ１上が基本素子領域２とその周辺の入出力回路領域
３とに分けられている。入出力回路領域中３には、複数
の入出力端子（ボンディング・パッド）４が設置される
。
アレイの例を第１図に示す。この半導体装置は半導体チ
ップ１上が基本素子領域２とその周辺の入出力回路領域
３とに分けられている。入出力回路領域中３には、複数
の入出力端子（ボンディング・パッド）４が設置される
。
しかしながら、このような方式にあっては次のような問
題があった。即ち、入出力端子のピッチは、外囲器（パ
ッケージ）とのボンディングの際の制約や入出力回路を
構成する際の制約によりそれ程小さくすることができな
い。このため、特に大規模なゲート・アレイにｄ′３い
ては、内部の基本セルの数に比較して入出力端子数が不
足するような欠点があった。また、入出力回路の数が多
くなると、多数の出力回路がＯＮすることにより発生す
る電源の揺ぎや変位電流により、誤った読込みやラッチ
アップの虞れが問題となる。
題があった。即ち、入出力端子のピッチは、外囲器（パ
ッケージ）とのボンディングの際の制約や入出力回路を
構成する際の制約によりそれ程小さくすることができな
い。このため、特に大規模なゲート・アレイにｄ′３い
ては、内部の基本セルの数に比較して入出力端子数が不
足するような欠点があった。また、入出力回路の数が多
くなると、多数の出力回路がＯＮすることにより発生す
る電源の揺ぎや変位電流により、誤った読込みやラッチ
アップの虞れが問題となる。
（発明の目的）
本発明の目的は、内部の基本セルの数に比較して入出力
端子の数を十分多くすることができ、かつ電源の揺ぎや
変位電流の低減をはかり得、多数の入出力回路を有する
ゲート・アレイ等に適したマスク・スライス型半導体装
置を提供することにある。
端子の数を十分多くすることができ、かつ電源の揺ぎや
変位電流の低減をはかり得、多数の入出力回路を有する
ゲート・アレイ等に適したマスク・スライス型半導体装
置を提供することにある。
本発明の母子は、半導体チップの周囲に配置される入出
力回路領域の面積増大をはかると共に、ボンディングの
妨げとならないよう入出力端子の配置位置を定めたこと
にある。
力回路領域の面積増大をはかると共に、ボンディングの
妨げとならないよう入出力端子の配置位置を定めたこと
にある。
即ち本発明は、半導体基板に複数個の能ｖＪ素子からな
る基本セルを複数個配列した基本素子領域と、その周囲
に入出力領域が形成されてなるチップに必要に応じた配
線パターンを施しで所望の回路動作を実現するマスク・
スライス型半導体装置において、上記入出力領域を上記
基板の最外周に形成された第１の入出力回路領域と、そ
の内側に形成された第２の入出力回路領域とから構成し
、かつ第２の入出力回路領域のボンディング・パッドを
第１の入出力回路領域の隣り合う２つのボンディング・
パッド間に形成するようにしたものである。
る基本セルを複数個配列した基本素子領域と、その周囲
に入出力領域が形成されてなるチップに必要に応じた配
線パターンを施しで所望の回路動作を実現するマスク・
スライス型半導体装置において、上記入出力領域を上記
基板の最外周に形成された第１の入出力回路領域と、そ
の内側に形成された第２の入出力回路領域とから構成し
、かつ第２の入出力回路領域のボンディング・パッドを
第１の入出力回路領域の隣り合う２つのボンディング・
パッド間に形成するようにしたものである。
本発明によれば、入出力回路をチップの最外周だけでな
くその内側にも形成しているので、従来と同ピツチであ
っても入出力端子の個数を十分多くすることができる。
くその内側にも形成しているので、従来と同ピツチであ
っても入出力端子の個数を十分多くすることができる。
即ち、多ビン化が可能となる。また、外側と内側との入
出力回路に供給する電源線或いば接地線を分離すること
により多数の出力回路を外側と内側に分配することがで
き、出力回路が同時にＯＮする際の電源線の揺ぎや変位
電流を低減することが可能となる。このため、特に大規
模なグー１〜・アレイ等において極めて有効である。
出力回路に供給する電源線或いば接地線を分離すること
により多数の出力回路を外側と内側に分配することがで
き、出力回路が同時にＯＮする際の電源線の揺ぎや変位
電流を低減することが可能となる。このため、特に大規
模なグー１〜・アレイ等において極めて有効である。
第２図は本発明の一実施例に係わるグー１〜・アレイの
概略構成を示す平面模式図である。図中１０は半導体チ
ップであり、このチップ１０上の中央部には基本素子領
域２０が形成されている。基本素子領域２０の外側には
入出力回路領域（第２の入出力回路類１ｆｔ）３０が形
成され、その外側には入出力回路領域く第１の入出力回
路領域）４０が形成されている。これらの入出力回路領
域３０゜４０には、マスター工程においてｌ・ランジス
タの他に抵抗等の保護回路が形成される。なお、第２図
は配線工程を施した後の図であり、そのうち特に本発明
に関する配線だけを示している。
概略構成を示す平面模式図である。図中１０は半導体チ
ップであり、このチップ１０上の中央部には基本素子領
域２０が形成されている。基本素子領域２０の外側には
入出力回路領域（第２の入出力回路類１ｆｔ）３０が形
成され、その外側には入出力回路領域く第１の入出力回
路領域）４０が形成されている。これらの入出力回路領
域３０゜４０には、マスター工程においてｌ・ランジス
タの他に抵抗等の保護回路が形成される。なお、第２図
は配線工程を施した後の図であり、そのうち特に本発明
に関する配線だけを示している。
最外周の第１の入出力回路領域４０にはトランジスタや
保護回路等を配線接続して入力回路及び出力回路等が形
成される。さらに、この入出力回路領域４０にはボンデ
ィング・パラ１へ（入出力端子）４１．電源線（Ｖｄｄ
線）４２及び接地線（ＶＳＳ線）４３が形成される。電
源線４２及び接地線４３に電位を供給するのは入出力回
路領域４０のうちの１つ或いは複数の入出力回路である
。
保護回路等を配線接続して入力回路及び出力回路等が形
成される。さらに、この入出力回路領域４０にはボンデ
ィング・パラ１へ（入出力端子）４１．電源線（Ｖｄｄ
線）４２及び接地線（ＶＳＳ線）４３が形成される。電
源線４２及び接地線４３に電位を供給するのは入出力回
路領域４０のうちの１つ或いは複数の入出力回路である
。
一方、内側の第２の入出力回路領域３０にもボンディン
グ・パッド３１．電源線３２及び接地線３３が形成され
る。ここで、ボンディング・パッド３１は最外周の隣り
合う２つのボンディング・パッド４１間に形成される。
グ・パッド３１．電源線３２及び接地線３３が形成され
る。ここで、ボンディング・パッド３１は最外周の隣り
合う２つのボンディング・パッド４１間に形成される。
また、電源５１３２及び接地線３３のうちの少なくとも
一方は最外周の電源線４２若しくは接地線４３と接続さ
れず、入出力回路領域３０の１つ或いは複数個の入力回
路から電位を供給される。さらに、基本素子領域２０へ
の電位の供給は入出力回路領域３０の電源線３２及び接
地線３３よりなされる。
一方は最外周の電源線４２若しくは接地線４３と接続さ
れず、入出力回路領域３０の１つ或いは複数個の入力回
路から電位を供給される。さらに、基本素子領域２０へ
の電位の供給は入出力回路領域３０の電源線３２及び接
地線３３よりなされる。
このような構成であれば、入出力回路領域を最外周のみ
に形成したものに比して入出力端子の数を大幅に増加さ
せることができる。このため、多数の入出力端子を持つ
ゲート・アレイにも十分対処することができる。また、
内側の入出力回路領域３０を入力回路だけに用いると、
電源線３２及び接地線３３の少なくとも一方が最外周の
電源線４２若しくは接地線４３と接続されていないため
、最外周の多数の出力回路が同時にＯＮする場合にも、
従来と比較して電源線３２及び接地線３３の揺ぎや変位
電流等を低減することができる。
に形成したものに比して入出力端子の数を大幅に増加さ
せることができる。このため、多数の入出力端子を持つ
ゲート・アレイにも十分対処することができる。また、
内側の入出力回路領域３０を入力回路だけに用いると、
電源線３２及び接地線３３の少なくとも一方が最外周の
電源線４２若しくは接地線４３と接続されていないため
、最外周の多数の出力回路が同時にＯＮする場合にも、
従来と比較して電源線３２及び接地線３３の揺ぎや変位
電流等を低減することができる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記各入出力回路領域のボンディング・パ
ッドの数及びピッチ等は仕様に応じて適宜窓めればよい
。さらに、グー１〜・アレイに限らず各種のマスク・ス
ライス型半導体装置に適用できるのは勿論のことである
。また、入出力回路領域は２つに限定されるものではな
く、それ以上形成することも可能である。さらに、複数
の入出力回路領域がマスター工程により入力回路専用領
域及び出力回路専用領域等に形成されている場合にも適
用可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
い。例えば、前記各入出力回路領域のボンディング・パ
ッドの数及びピッチ等は仕様に応じて適宜窓めればよい
。さらに、グー１〜・アレイに限らず各種のマスク・ス
ライス型半導体装置に適用できるのは勿論のことである
。また、入出力回路領域は２つに限定されるものではな
く、それ以上形成することも可能である。さらに、複数
の入出力回路領域がマスター工程により入力回路専用領
域及び出力回路専用領域等に形成されている場合にも適
用可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
第１図は従来のゲート・アレイ構造を示づ゛平面模式図
、第２図は本発明の一実施例に係わるグーｊ〜・アレイ
の概略構成を示す平面図である。 １０・・・半導体チップ、２０・・・基本素子領域、３
０・・・第２の入圧ツク回路領域、４０・・・第１の入
出力回路領域、３１．４１・・・ボンディング・パッド
（入出力端子）、３２．４２・・・電源線、３３゜４３
・・・接地線。 出願人代理人 弁理士 鈴江武彦
、第２図は本発明の一実施例に係わるグーｊ〜・アレイ
の概略構成を示す平面図である。 １０・・・半導体チップ、２０・・・基本素子領域、３
０・・・第２の入圧ツク回路領域、４０・・・第１の入
出力回路領域、３１．４１・・・ボンディング・パッド
（入出力端子）、３２．４２・・・電源線、３３゜４３
・・・接地線。 出願人代理人 弁理士 鈴江武彦
Claims (4)
- （１）半導体基板に複数個の能動素子からなる基本セル
を複数個配列した基本素子領域と、その周囲に入出力領
域が形成されてなるチップに必要に応じた配線パターン
を施して所望の回路動作を実現するマスク・スライス型
半導体装置において、前記入出力領域は前記基板の最外
周に形成された第１の入出力回路領域と、その内側に形
成された第２の入出力回路領域とからなるもので、かつ
第２の入出力回路領域のボンディング・パットは第１の
入出力回路領域の隣り合う２つのボンディング・パッド
間に形成されたものであることを特徴とするマスク・ス
ライス型半導体装置。 - （２） 前記第２の入出力回路領域は、入力回路のみで
構成されていることを特徴とする特許請求の範囲第１項
記載のマスク・スライス型半導体装置。 - （３）電源線或いは接地線の少なくとも一方が、前記第
１の入出力回路領域と第２の入出力回路領域とで接続さ
れていないことを特徴とする特許請求の範囲第１項記載
のマスク・スライス型半導体装置。 - （４）電源線或いは接地線の少なくとも一方が、前記第
１の入出力回路領域と第２の入出力回路領域とで接続さ
れておらず、かつ第２の入出力回路領域から基本素子領
域へ電位を供給することを特徴とする特許請求の範囲第
１項記載のマスク・スライス型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178591A JPS6070742A (ja) | 1983-09-27 | 1983-09-27 | マスタ・スライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178591A JPS6070742A (ja) | 1983-09-27 | 1983-09-27 | マスタ・スライス型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070742A true JPS6070742A (ja) | 1985-04-22 |
| JPH0542823B2 JPH0542823B2 (ja) | 1993-06-29 |
Family
ID=16051136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178591A Granted JPS6070742A (ja) | 1983-09-27 | 1983-09-27 | マスタ・スライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070742A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180049A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 半導体装置 |
| JPH0327529A (ja) * | 1990-02-23 | 1991-02-05 | Seiko Epson Corp | 半導体集積回路装置 |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
| EP0826243A4 (en) * | 1995-05-12 | 2000-07-19 | Sarnoff Corp | PROTECTION AGAINST ELECTROSTATIC DISCHARGE FOR A MACROCELL FIELD |
| WO2006035787A1 (ja) * | 2004-09-28 | 2006-04-06 | Kabushiki Kaisha Toshiba | 半導体装置 |
| KR20210045403A (ko) * | 2018-08-21 | 2021-04-26 | 텍사스 인스트루먼츠 인코포레이티드 | 패드 제한 구성 가능 로직 디바이스 |
-
1983
- 1983-09-27 JP JP58178591A patent/JPS6070742A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180049A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 半導体装置 |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
| JPH0327529A (ja) * | 1990-02-23 | 1991-02-05 | Seiko Epson Corp | 半導体集積回路装置 |
| EP0826243A4 (en) * | 1995-05-12 | 2000-07-19 | Sarnoff Corp | PROTECTION AGAINST ELECTROSTATIC DISCHARGE FOR A MACROCELL FIELD |
| WO2006035787A1 (ja) * | 2004-09-28 | 2006-04-06 | Kabushiki Kaisha Toshiba | 半導体装置 |
| JP2006100436A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置 |
| US7550838B2 (en) | 2004-09-28 | 2009-06-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR20210045403A (ko) * | 2018-08-21 | 2021-04-26 | 텍사스 인스트루먼츠 인코포레이티드 | 패드 제한 구성 가능 로직 디바이스 |
| CN112840452A (zh) * | 2018-08-21 | 2021-05-25 | 德克萨斯仪器股份有限公司 | 焊盘受限的可配置逻辑器件 |
| JP2021534592A (ja) * | 2018-08-21 | 2021-12-09 | テキサス インスツルメンツ インコーポレイテッド | パッド制限構成可能論理デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542823B2 (ja) | 1993-06-29 |
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