JPS61245648A - 注入同期形パルス発生回路 - Google Patents
注入同期形パルス発生回路Info
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- JPS61245648A JPS61245648A JP59262045A JP26204584A JPS61245648A JP S61245648 A JPS61245648 A JP S61245648A JP 59262045 A JP59262045 A JP 59262045A JP 26204584 A JP26204584 A JP 26204584A JP S61245648 A JPS61245648 A JP S61245648A
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- Japan
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- clock
- frame
- circuit
- output
- pulse
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 13
- 238000002347 injection Methods 0.000 title 1
- 239000007924 injection Substances 0.000 title 1
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 2
- 241000981595 Zoysia japonica Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同期式通信方式において、伝送路から抽出し
たフレームパルスと位相同期したパルス群を簡易に発生
させることを特徴とする注入同期形パルス発生回路に関
する。
たフレームパルスと位相同期したパルス群を簡易に発生
させることを特徴とする注入同期形パルス発生回路に関
する。
従来、この種の同期形パルス発生回路は、受信した伝送
信号から抽出したフレームパルスと送信側から送出され
るクロックパルスとを入力とし、クロックパルスを分周
した信号を位相同期ループ（ＰＬＬ）又は遅延位相同期
ループ１）ＰＬＬ回路によってフレームパルスと位相同
期をとるものであった。
信号から抽出したフレームパルスと送信側から送出され
るクロックパルスとを入力とし、クロックパルスを分周
した信号を位相同期ループ（ＰＬＬ）又は遅延位相同期
ループ１）ＰＬＬ回路によってフレームパルスと位相同
期をとるものであった。
このようなＰＬＬを利用したパルス発生回路は、汎用性
、安定性の点では優れるが、ジッタ規格のゆるいシステ
ムに用いる場合例えば回線終端装置から端末に送信する
クロックに晰しい安定性が要求されない場合、複雑で部
品点数が多くなる、同期引込時間が長い、回路の調；怖
工数を要するという欠点がある。
、安定性の点では優れるが、ジッタ規格のゆるいシステ
ムに用いる場合例えば回線終端装置から端末に送信する
クロックに晰しい安定性が要求されない場合、複雑で部
品点数が多くなる、同期引込時間が長い、回路の調；怖
工数を要するという欠点がある。
本発明の目的は、ＰＩ、Ｌを用いることなく、伝送路か
ら抽出したフレームパルスに位相同期したパルス信号を
容易に形成でき、かつ部品数の少ない注入同期形パルス
発生回路を提供することにある。
ら抽出したフレームパルスに位相同期したパルス信号を
容易に形成でき、かつ部品数の少ない注入同期形パルス
発生回路を提供することにある。
本発明によれば、クロック源と非同期リセット機能をも
ちクロックを分周する分周回路とを有し、伝送路から抽
出したフレームパルスによって各フレーム毎に前記分周
回路をリセットすることによシ、伝送路のフレームと位
相同期したパルス群を発生することを特徴とする注入同
期形パルス発生回路が得られる。
ちクロックを分周する分周回路とを有し、伝送路から抽
出したフレームパルスによって各フレーム毎に前記分周
回路をリセットすることによシ、伝送路のフレームと位
相同期したパルス群を発生することを特徴とする注入同
期形パルス発生回路が得られる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例を示すブロックである。
図において、クロック源（Ｏ２０）１はクロック出力５
に要求される規格に対して十分な精度でクロックを発生
する発振器である。このクロック源の出力り・・り周波
数はり・・り出力βｉ倍数となるようあらかじめ設定さ
れている。
に要求される規格に対して十分な精度でクロックを発生
する発振器である。このクロック源の出力り・・り周波
数はり・・り出力βｉ倍数となるようあらかじめ設定さ
れている。
分周回路（［ＩＶ）２は非同期リセット機能を有してお
り、クロック源５からのクロックを分周し周期的に到来
するフレームパルス（ＦＰ）３で各フレーム毎に強制的
にリセットすることによりクロック出力５をフレームパ
ルス３に位相同期する。
り、クロック源５からのクロックを分周し周期的に到来
するフレームパルス（ＦＰ）３で各フレーム毎に強制的
にリセットすることによりクロック出力５をフレームパ
ルス３に位相同期する。
このような分周回路２は第２ａ図又は第２ｂ図に示す分
周回路を、目的のクロック出力５を発生するための分周
比を得るのに必要な数だけ縦続接続したものでめる。
周回路を、目的のクロック出力５を発生するための分周
比を得るのに必要な数だけ縦続接続したものでめる。
第２ａ図は分周比が２の分周回路でＤフリップフロラプ
回路８を有し、フレームパルス３をリセット（６）入力
に、またクロック４をクロック人力（ＣＫ）に供給して
いる。
回路８を有し、フレームパルス３をリセット（６）入力
に、またクロック４をクロック人力（ＣＫ）に供給して
いる。
第２ｂ図は分周比ｎの分周回路で、非同期リセット機能
と同期ロード機能をもつ同期式カウンタ９、このカウン
タの出力がｎ −１の時のみ０を出力するキャリ発生回
路（ＣＡＲ）１０、及びとのキャリ出力１２を１クロッ
ク分遅延させるＤフリップフロップ１１よシ構成される
。
と同期ロード機能をもつ同期式カウンタ９、このカウン
タの出力がｎ −１の時のみ０を出力するキャリ発生回
路（ＣＡＲ）１０、及びとのキャリ出力１２を１クロッ
ク分遅延させるＤフリップフロップ１１よシ構成される
。
第１図に使用する分周回路２が第２ｂ図に示すｎ分周回
路一段からなる場合の動作を第３図に示すタイミングチ
ャートを併用参照して説明する。
路一段からなる場合の動作を第３図に示すタイミングチ
ャートを併用参照して説明する。
第２ｂ図に示す同期式カウンタ９は、フレームパルス３
が入力しなければ、第３図（ａ）に示すクロック人力４
を分周して同（ｂｌのように０，１．・・・、ｎ−１の
計数を繰返す。このときキャリ発生回路１２、クロック
出力５の波形はそれぞれ第３ｉＭ（ｃｌ、第３図（ｄ）
のようになり、フレームパルス３が入力すると同期式カ
ウンタ９及びＤフリップフロップ１１はリセットされる
。
が入力しなければ、第３図（ａ）に示すクロック人力４
を分周して同（ｂｌのように０，１．・・・、ｎ−１の
計数を繰返す。このときキャリ発生回路１２、クロック
出力５の波形はそれぞれ第３ｉＭ（ｃｌ、第３図（ｄ）
のようになり、フレームパルス３が入力すると同期式カ
ウンタ９及びＤフリップフロップ１１はリセットされる
。
いま、直前のフレームパルスが到来した時刻から１フレ
ーム後の時刻をφとした時、次のフレームパルスが第３
図（ｅ）のようにφよシも少し早く到来した場合、同期
式カウンタ９及びＤフリップフロップ１１は直ちにリセ
ットされるため、計数値Ｑ、キャリ１２．クロック出力
５の波形はそれぞれ第３図（ｆ） 、 （ｇ） 、 （
ｈ）に示すようになる。逆にフレームパルスが第３図（
ｉ）のようにφよシも少し遅く到来した場合には、計数
値、キャリ、クロック出力の波形は第３図ｒｂ） 、
（ｃ） 、 （ｄ）のようになシ、フレームパルス３の
影響を受けない。したがって、第２山）図に示すｎ分周
回路が分周回路の初段に置かれた時には、フレームパル
スの小さなジッタによって最大クロック４（第３図（ａ
））の１クロック分の計数誤垂とこれに伴うジッタを発
生する。
ーム後の時刻をφとした時、次のフレームパルスが第３
図（ｅ）のようにφよシも少し早く到来した場合、同期
式カウンタ９及びＤフリップフロップ１１は直ちにリセ
ットされるため、計数値Ｑ、キャリ１２．クロック出力
５の波形はそれぞれ第３図（ｆ） 、 （ｇ） 、 （
ｈ）に示すようになる。逆にフレームパルスが第３図（
ｉ）のようにφよシも少し遅く到来した場合には、計数
値、キャリ、クロック出力の波形は第３図ｒｂ） 、
（ｃ） 、 （ｄ）のようになシ、フレームパルス３の
影響を受けない。したがって、第２山）図に示すｎ分周
回路が分周回路の初段に置かれた時には、フレームパル
スの小さなジッタによって最大クロック４（第３図（ａ
））の１クロック分の計数誤垂とこれに伴うジッタを発
生する。
＝５−
次に、第１１！１に使用する分周回路が、第２ｂ図に示
す分周回路を縦続接続したものからなる場合、初段以外
にあるその分周回路の動作を第４図に示すタイミングチ
ャートを併用参照して説明する。
す分周回路を縦続接続したものからなる場合、初段以外
にあるその分周回路の動作を第４図に示すタイミングチ
ャートを併用参照して説明する。
フレームパルス３が入力しない場合の動作は初段（一段
）の場合と全く同様であり、クロック人力４、計数値Ｑ
、キャリ１２．クロック出力５の波形は第４図（ａ）
、 ｔｂ） 、 （Ｃ） 、 （ｄ）のようになる。こ
の場合クロック人力４は前段の分周回路のクロック出力
である。いま、フレームパルス３が第４図（ｅ）のよう
にφよりも早く到来した場合、同期式カウンタ９及びＤ
フリップフロップ１１は直ちにリセットされ、計数値Ｑ
、キャリ１２．クロック出力５は第４図（ｇ）、（ｈ）
、（１）のように位相が進められる。
）の場合と全く同様であり、クロック人力４、計数値Ｑ
、キャリ１２．クロック出力５の波形は第４図（ａ）
、 ｔｂ） 、 （Ｃ） 、 （ｄ）のようになる。こ
の場合クロック人力４は前段の分周回路のクロック出力
である。いま、フレームパルス３が第４図（ｅ）のよう
にφよりも早く到来した場合、同期式カウンタ９及びＤ
フリップフロップ１１は直ちにリセットされ、計数値Ｑ
、キャリ１２．クロック出力５は第４図（ｇ）、（ｈ）
、（１）のように位相が進められる。
またこのフレームパルス発生時、前段から供給されるク
ロック入力も第４図（ｆ）に示すようにフレームパルス
に追随して位相が進められるため、計数誤差は発生せず
、単にクロック出力の位相がフレームパルスに追随して
ずれるだけとなる。逆にフレームパルスが第４図（ｊ）
のようにφよりも少しさく到来した場合には、計数値Ｑ
、キャリ１２．クロック出力５の波形はそれぞれ第４図
（ｂ） 、 （ｅ） 、 ｔｄ）のようになり、フレー
ムパルスの影響を受けない。
ロック入力も第４図（ｆ）に示すようにフレームパルス
に追随して位相が進められるため、計数誤差は発生せず
、単にクロック出力の位相がフレームパルスに追随して
ずれるだけとなる。逆にフレームパルスが第４図（ｊ）
のようにφよりも少しさく到来した場合には、計数値Ｑ
、キャリ１２．クロック出力５の波形はそれぞれ第４図
（ｂ） 、 （ｅ） 、 ｔｄ）のようになり、フレー
ムパルスの影響を受けない。
従って第２ａ図、第２ｂ図に示す回路ヲ縦絖接続するこ
とで、フレームパルスに追随する位相同期した任意の分
局比のクロック出力を得ることができ、そのジッタ量は
、入力フレームパルスのジッタ量にクロック源から供給
されるクロックの高々１クロック分を加えた程度の値と
なる。
とで、フレームパルスに追随する位相同期した任意の分
局比のクロック出力を得ることができ、そのジッタ量は
、入力フレームパルスのジッタ量にクロック源から供給
されるクロックの高々１クロック分を加えた程度の値と
なる。
フレームパルス幅は、少なくともＤフリップフロップの
出力ＱがＯから１へ遷移を完了するだけの幅が必要であ
る。
出力ＱがＯから１へ遷移を完了するだけの幅が必要であ
る。
以上説明したように本発明は２分周回路又はｎ分周回路
全いくつか縦続接続することによシ、ＰＬＬを用いるこ
となく、伝送路から抽出したフレームパルスに位相同期
したパルス８＋會谷易に発生できるので、部品点数が削
減でき、同期引込時間を短縮でき、調軽工数′ｆｔ省く
ことのできる効果がある。
全いくつか縦続接続することによシ、ＰＬＬを用いるこ
となく、伝送路から抽出したフレームパルスに位相同期
したパルス８＋會谷易に発生できるので、部品点数が削
減でき、同期引込時間を短縮でき、調軽工数′ｆｔ省く
ことのできる効果がある。
第１図は本発明の実施例を示すブロック図、第２ａ図、
第２ｂ図はそれぞれ第１図に使用する分周回路の回路図
、第３図（ａ）、〜、（１）は第２ｂ図の回路要素が第
１図に使用する分周回路の初段にあるときの動作を示す
タイミング図、第４図（ａ）、〜。 Ｕ）は第２ｂ図の回路要素が第１図に使用する分周回路
の初段以外にあるときの動作を示すタイミング図である
。 １・・・・・・クロック源、２・・・・・・分周回路、
３・・・・・・フレームパルス、４・・・・・・クロッ
ク、５・・・・・・クロック出力、６・・・・・・Ｄフ
リップフロップ、９・・・・・・同期式カウンタ、１０
・・・・・・キャリ発生回路、１１・・・・・・Ｄフリ
ップフロップ、１２・・・・・・キャリ。 へへへへへへへ５へ ｇ −３３ｇ ｇ ｂＳ５ ’Ｓ こ込Ｑ ”ｇもＳら≦゛９Ｓ 手続補正書（方式） ％式％ １、事件の表示 昭和５９年 特許 願第２６２０
４５号２、発明の名称 注入同期形パルス発生回路
３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 （連絡先 日本電気株式会社特許部） ５、補正の対象 明細書の「図面の簡単な説明」の欄 ６ 補正の内容 （１）明細書、第８頁、第４行目「第３図（ａ）、〜。 （ｉ）は」を「第３図は」に訂正する。 （２）同、第８頁、第６行乃至第７行目「第４図（ａ）
。 〜、（ｊ）はＪｆｔｒ第４図は」に訂正する。
第２ｂ図はそれぞれ第１図に使用する分周回路の回路図
、第３図（ａ）、〜、（１）は第２ｂ図の回路要素が第
１図に使用する分周回路の初段にあるときの動作を示す
タイミング図、第４図（ａ）、〜。 Ｕ）は第２ｂ図の回路要素が第１図に使用する分周回路
の初段以外にあるときの動作を示すタイミング図である
。 １・・・・・・クロック源、２・・・・・・分周回路、
３・・・・・・フレームパルス、４・・・・・・クロッ
ク、５・・・・・・クロック出力、６・・・・・・Ｄフ
リップフロップ、９・・・・・・同期式カウンタ、１０
・・・・・・キャリ発生回路、１１・・・・・・Ｄフリ
ップフロップ、１２・・・・・・キャリ。 へへへへへへへ５へ ｇ −３３ｇ ｇ ｂＳ５ ’Ｓ こ込Ｑ ”ｇもＳら≦゛９Ｓ 手続補正書（方式） ％式％ １、事件の表示 昭和５９年 特許 願第２６２０
４５号２、発明の名称 注入同期形パルス発生回路
３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 （連絡先 日本電気株式会社特許部） ５、補正の対象 明細書の「図面の簡単な説明」の欄 ６ 補正の内容 （１）明細書、第８頁、第４行目「第３図（ａ）、〜。 （ｉ）は」を「第３図は」に訂正する。 （２）同、第８頁、第６行乃至第７行目「第４図（ａ）
。 〜、（ｊ）はＪｆｔｒ第４図は」に訂正する。
Claims (1)
- クロック源と非同期リセット機能をもち前記クロックを
分周する分周回路とを有し、伝送路から抽出したフレー
ムパルスによって各フレーム毎に前記分周回路をリセッ
トすることにより、伝送路のフレームと位相同期したパ
ルス群を発生することを特徴とする注入同期形パルス発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262045A JPS61245648A (ja) | 1984-12-12 | 1984-12-12 | 注入同期形パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262045A JPS61245648A (ja) | 1984-12-12 | 1984-12-12 | 注入同期形パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61245648A true JPS61245648A (ja) | 1986-10-31 |
Family
ID=17370261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262045A Pending JPS61245648A (ja) | 1984-12-12 | 1984-12-12 | 注入同期形パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61245648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02166939A (ja) * | 1988-12-21 | 1990-06-27 | Matsushita Electric Ind Co Ltd | データサンプリングクロック生成装置 |
| JP2008193703A (ja) * | 2007-02-06 | 2008-08-21 | Thomson Licensing | パケット交換ネットワークのためのサンプリングされたクロック信号の同期支援装置及びサンプリングされたクロック信号の再構成装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434602A (en) * | 1977-08-22 | 1979-03-14 | Nec Corp | Holding system for bit synchronization |
-
1984
- 1984-12-12 JP JP59262045A patent/JPS61245648A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434602A (en) * | 1977-08-22 | 1979-03-14 | Nec Corp | Holding system for bit synchronization |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02166939A (ja) * | 1988-12-21 | 1990-06-27 | Matsushita Electric Ind Co Ltd | データサンプリングクロック生成装置 |
| JP2008193703A (ja) * | 2007-02-06 | 2008-08-21 | Thomson Licensing | パケット交換ネットワークのためのサンプリングされたクロック信号の同期支援装置及びサンプリングされたクロック信号の再構成装置 |
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