JPH05199498A - クロツク発生回路 - Google Patents
クロツク発生回路Info
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- JPH05199498A JPH05199498A JP4030055A JP3005592A JPH05199498A JP H05199498 A JPH05199498 A JP H05199498A JP 4030055 A JP4030055 A JP 4030055A JP 3005592 A JP3005592 A JP 3005592A JP H05199498 A JPH05199498 A JP H05199498A
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- frequency
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Abstract
(57)【要約】
【目的】本発明は、クロツク発生回路において、簡単な
整数比の関係で表せない第１及び第２のクロツク信号に
ついて、高い精度で第１のクロツク信号の所定タイミン
グに同期した第２のクロツク信号を発生させる。 【構成】第１のクロツク信号の第１の所定サイクル数の
整数倍の分周出力と、第２のクロツク信号の第２の所定
サイクル数の整数倍の第２の分周出力の遅延分周出力と
の位相差に応じて、第２のクロツク信号の発振を制御す
る。この結果、所定タイミング毎に同期を取る場合に比
較して格段的に安定かつ高い精度で、第１のクロツク信
号の所定タイミングに同期した第２のクロツク信号を発
生し得る。
整数比の関係で表せない第１及び第２のクロツク信号に
ついて、高い精度で第１のクロツク信号の所定タイミン
グに同期した第２のクロツク信号を発生させる。 【構成】第１のクロツク信号の第１の所定サイクル数の
整数倍の分周出力と、第２のクロツク信号の第２の所定
サイクル数の整数倍の第２の分周出力の遅延分周出力と
の位相差に応じて、第２のクロツク信号の発振を制御す
る。この結果、所定タイミング毎に同期を取る場合に比
較して格段的に安定かつ高い精度で、第１のクロツク信
号の所定タイミングに同期した第２のクロツク信号を発
生し得る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題（図５） 課題を解決するための手段（図１） 作用（図１） 実施例（図１〜図４） 発明の効果
【０００２】
【産業上の利用分野】本発明はクロツク発生回路に関
し、例えばデイジタル映像信号のサンプリングレートを
変換する際のクロツク信号を発生するものに適用し得
る。
し、例えばデイジタル映像信号のサンプリングレートを
変換する際のクロツク信号を発生するものに適用し得
る。
【０００３】
【従来の技術】従来、デイジタル映像信号のレート変換
装置として、例えばＳＭＰＴＥにおけるＤ−１・６２５
／５０方式のコンポーネントデイジタル映像信号（以下
単にＤ−１のデイジタル映像信号と呼ぶ）を、Ｄ−２・
ＰＡＬ方式のコンポジツトデイジタル映像信号（以下単
にＤ−２のデイジタル映像信号と呼ぶ）に変換するよう
になされたものがある。
装置として、例えばＳＭＰＴＥにおけるＤ−１・６２５
／５０方式のコンポーネントデイジタル映像信号（以下
単にＤ−１のデイジタル映像信号と呼ぶ）を、Ｄ−２・
ＰＡＬ方式のコンポジツトデイジタル映像信号（以下単
にＤ−２のデイジタル映像信号と呼ぶ）に変換するよう
になされたものがある。
【０００４】ここでＤ−１のデイジタル映像信号のサン
プリング周波数は13.5〔ＭHz〕でなり、一方Ｄ−２のデ
イジタル映像信号のサンプリング周波数は、搬送波周波
数ｆSCの４倍の 17.734475〔ＭHz〕でなることから、レ
ート変換装置では例えばサンプリング周波数の最小公倍
数でなる高次のオーバーサンプリングフイルタ構成で実
現されている。
プリング周波数は13.5〔ＭHz〕でなり、一方Ｄ−２のデ
イジタル映像信号のサンプリング周波数は、搬送波周波
数ｆSCの４倍の 17.734475〔ＭHz〕でなることから、レ
ート変換装置では例えばサンプリング周波数の最小公倍
数でなる高次のオーバーサンプリングフイルタ構成で実
現されている。
【０００５】
【発明が解決しようとする課題】ところでこのようなレ
ート変換装置では、それぞれサンプリング周波数に応じ
た周波数13.5〔ＭHz〕及び 17.734475〔ＭHz〕でなるク
ロツク信号が、所定のタイミングで互いに同期する必要
があり、このためフエーズロツクドループ（ＰＬＬ）構
成のクロツク発生回路が用いられている。
ート変換装置では、それぞれサンプリング周波数に応じ
た周波数13.5〔ＭHz〕及び 17.734475〔ＭHz〕でなるク
ロツク信号が、所定のタイミングで互いに同期する必要
があり、このためフエーズロツクドループ（ＰＬＬ）構
成のクロツク発生回路が用いられている。
【０００６】実際上上述したＤ−１及びＤ−２のデイジ
タル映像信号で、互いのクロツク信号が最小の整数関係
になるのは１フレームの周期で、Ｄ−１のクロツク信号
の 540,000サイクルに対して、Ｄ−２のクロツク信号で
709,379サイクルであり、このためクロツク発生回路に
おいては、ＰＬＬをそれぞれのフレーム周期で同期させ
るようになされている。
タル映像信号で、互いのクロツク信号が最小の整数関係
になるのは１フレームの周期で、Ｄ−１のクロツク信号
の 540,000サイクルに対して、Ｄ−２のクロツク信号で
709,379サイクルであり、このためクロツク発生回路に
おいては、ＰＬＬをそれぞれのフレーム周期で同期させ
るようになされている。
【０００７】すなわち図５に示すように、このクロツク
発生回路１においては、入力されるＤ−１のフレーム信
号Ｓ１が位相検出回路２に供給される。また電圧制御型
発振回路（ＶＣＯ）３から出力されるＤ−２のクロツク
信号Ｓ２が１／709,379 分周回路４で分周され、この結
果得られるＤ−２のフレーム信号Ｓ３が位相検出回路２
に入力されている。
発生回路１においては、入力されるＤ−１のフレーム信
号Ｓ１が位相検出回路２に供給される。また電圧制御型
発振回路（ＶＣＯ）３から出力されるＤ−２のクロツク
信号Ｓ２が１／709,379 分周回路４で分周され、この結
果得られるＤ−２のフレーム信号Ｓ３が位相検出回路２
に入力されている。
【０００８】この位相検出回路２は入力されるＤ−１及
びＤ−２のフレーム信号Ｓ１及びＳ３の位相を比較し
て、互いの位相を一致させるような制御信号Ｓ４を発生
し、この制御信号Ｓ４で電圧制御型発振回路３の発振周
波数を制御する。これにより、Ｄ−１のデイジタル映像
信号のフレーム信号Ｓ１の周期に一致したＤ−２のデイ
ジタル映像信号のクロツク信号Ｓ２を発生するようにな
されている。
びＤ−２のフレーム信号Ｓ１及びＳ３の位相を比較し
て、互いの位相を一致させるような制御信号Ｓ４を発生
し、この制御信号Ｓ４で電圧制御型発振回路３の発振周
波数を制御する。これにより、Ｄ−１のデイジタル映像
信号のフレーム信号Ｓ１の周期に一致したＤ−２のデイ
ジタル映像信号のクロツク信号Ｓ２を発生するようにな
されている。
【０００９】ところがこのような構成のクロツク発生回
路１では、周波数25〔Hz〕でなるフレーム周期でＰＬＬ
をロツクさせ、安定したＤ−２のデイジタル映像信号用
のクロツク信号を発生するようになされているが、レー
ト変換装置においては1/10サイクル程度の安定性が必要
であり、実際上クロツク信号相互の安定性を考慮すると
実用上未だ不十分であつた。
路１では、周波数25〔Hz〕でなるフレーム周期でＰＬＬ
をロツクさせ、安定したＤ−２のデイジタル映像信号用
のクロツク信号を発生するようになされているが、レー
ト変換装置においては1/10サイクル程度の安定性が必要
であり、実際上クロツク信号相互の安定性を考慮すると
実用上未だ不十分であつた。
【００１０】本発明は以上の点を考慮してなされたもの
で、簡単な整数比の関係で表せない第１及び第２のクロ
ツク信号について、安定かつ高い精度で第１のクロツク
信号の所定タイミングに同期した第２のクロツク信号を
発生するクロツク発生回路を提案しようとするものであ
る。
で、簡単な整数比の関係で表せない第１及び第２のクロ
ツク信号について、安定かつ高い精度で第１のクロツク
信号の所定タイミングに同期した第２のクロツク信号を
発生するクロツク発生回路を提案しようとするものであ
る。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、簡単な整数比の関係で表せない第
１及び第２のクロツク信号Ｓ１０及びＳ１２で、かつ第
１のクロツク信号Ｓ１０の第１の所定サイクル（322 ）
目が第２のクロツク信号Ｓ１２の第２の所定サイクル
（423 ）目に近接する第１及び第２のクロツク信号Ｓ１
０及びＳ１２について、第１のクロツク信号Ｓ１０の所
定タイミングに同期した第２のクロツク信号Ｓ１２を発
生するクロツク発生回路１０において、入力される第１
のクロツク信号Ｓ１０を、第１の所定サイクル数（322
）の整数倍（Ｎ）で分周し、その分周結果でなる第１
の分周出力Ｓ１１を送出する第１のクロツク分周手段１
１と、第２のクロツク信号Ｓ１２を発振して出力するク
ロツク信号発振手段１３と、そのクロツク信号発振手段
１３から入力される第２のクロツク信号Ｓ１２を、第２
の所定サイクル数（423 ）の整数倍（Ｎ）で分周し、そ
の分周結果でなる第２の分周出力Ｓ１３を送出する第２
のクロツク分周手段１４と、第２の分周出力Ｓ１３を必
要に応じて遅延させて得られる遅延分周出力Ｓ１４を送
出する遅延手段１５と、第１の分周出力Ｓ１１及び遅延
分周出力Ｓ１４の位相を比較し、その検出結果に基づい
て、クロツク信号発振手段１３を制御する位相検出手段
１２とを設け、クロツク信号発振手段１３で発振した第
２のクロツク信号Ｓ１２を出力するようにした。
め本発明においては、簡単な整数比の関係で表せない第
１及び第２のクロツク信号Ｓ１０及びＳ１２で、かつ第
１のクロツク信号Ｓ１０の第１の所定サイクル（322 ）
目が第２のクロツク信号Ｓ１２の第２の所定サイクル
（423 ）目に近接する第１及び第２のクロツク信号Ｓ１
０及びＳ１２について、第１のクロツク信号Ｓ１０の所
定タイミングに同期した第２のクロツク信号Ｓ１２を発
生するクロツク発生回路１０において、入力される第１
のクロツク信号Ｓ１０を、第１の所定サイクル数（322
）の整数倍（Ｎ）で分周し、その分周結果でなる第１
の分周出力Ｓ１１を送出する第１のクロツク分周手段１
１と、第２のクロツク信号Ｓ１２を発振して出力するク
ロツク信号発振手段１３と、そのクロツク信号発振手段
１３から入力される第２のクロツク信号Ｓ１２を、第２
の所定サイクル数（423 ）の整数倍（Ｎ）で分周し、そ
の分周結果でなる第２の分周出力Ｓ１３を送出する第２
のクロツク分周手段１４と、第２の分周出力Ｓ１３を必
要に応じて遅延させて得られる遅延分周出力Ｓ１４を送
出する遅延手段１５と、第１の分周出力Ｓ１１及び遅延
分周出力Ｓ１４の位相を比較し、その検出結果に基づい
て、クロツク信号発振手段１３を制御する位相検出手段
１２とを設け、クロツク信号発振手段１３で発振した第
２のクロツク信号Ｓ１２を出力するようにした。
【００１２】
【作用】第１のクロツク信号Ｓ１０の第１の所定サイク
ル数（322 ）の整数倍（Ｎ）の分周出力Ｓ１１と、第２
のクロツク信号Ｓ１２の第２の所定サイクル数（423 ）
の整数倍（Ｎ）の第２の分周出力Ｓ１３の遅延分周出力
Ｓ１４との位相差に応じて、第２のクロツク信号Ｓ１２
を発振するクロツク信号発振手段１３を制御するように
したことにより、所定タイミング毎に同期を取る場合に
比較して格段的に安定かつ高い精度で、第１のクロツク
信号Ｓ１０の所定タイミングに同期した第２のクロツク
信号Ｓ１２を発生し得る。
ル数（322 ）の整数倍（Ｎ）の分周出力Ｓ１１と、第２
のクロツク信号Ｓ１２の第２の所定サイクル数（423 ）
の整数倍（Ｎ）の第２の分周出力Ｓ１３の遅延分周出力
Ｓ１４との位相差に応じて、第２のクロツク信号Ｓ１２
を発振するクロツク信号発振手段１３を制御するように
したことにより、所定タイミング毎に同期を取る場合に
比較して格段的に安定かつ高い精度で、第１のクロツク
信号Ｓ１０の所定タイミングに同期した第２のクロツク
信号Ｓ１２を発生し得る。
【００１３】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１４】図１において、１０は全体として本発明に
よるクロツク発生回路を示し、周波数13.5〔ＭHz〕で入
力されるＤ−１のクロツク信号Ｓ１０が 1/322×Ｎ分周
回路１１で分周され、この結果得られる第１の分周信号
Ｓ１１が位相検出回路１２に入力されている。
よるクロツク発生回路を示し、周波数13.5〔ＭHz〕で入
力されるＤ−１のクロツク信号Ｓ１０が 1/322×Ｎ分周
回路１１で分周され、この結果得られる第１の分周信号
Ｓ１１が位相検出回路１２に入力されている。
【００１５】また電圧制御型発振回路（ＶＣＯ）１３で
発振される周波数 17.734475〔ＭHz〕でなるＤ−２のク
ロツク信号Ｓ１２が 1/423×Ｎ分周回路１４で分周さ
れ、この結果得られる第２の分周信号Ｓ１３が可変遅延
回路１５で必要に応じて遅延され、この遅延分周信号Ｓ
１４が位相検出回路１２に入力されている。
発振される周波数 17.734475〔ＭHz〕でなるＤ−２のク
ロツク信号Ｓ１２が 1/423×Ｎ分周回路１４で分周さ
れ、この結果得られる第２の分周信号Ｓ１３が可変遅延
回路１５で必要に応じて遅延され、この遅延分周信号Ｓ
１４が位相検出回路１２に入力されている。
【００１６】これにより位相検出回路１２は第１の分周
信号Ｓ１１と、遅延分周信号Ｓ１４の位相を比較し、こ
の比較結果に応じてＶＣＯ１３の発振周波数を制御する
ことにより、Ｄ−１のクロツク信号Ｓ１０に所定のタイ
ミングで位相が同期したＤ−２のクロツク信号Ｓ１２を
出力として送出するようになされている。
信号Ｓ１１と、遅延分周信号Ｓ１４の位相を比較し、こ
の比較結果に応じてＶＣＯ１３の発振周波数を制御する
ことにより、Ｄ−１のクロツク信号Ｓ１０に所定のタイ
ミングで位相が同期したＤ−２のクロツク信号Ｓ１２を
出力として送出するようになされている。
【００１７】このクロツク発生回路１０の場合、Ｄ−１
のクロツク信号Ｓ１０及びＤ−２のクロツク信号Ｓ１２
について、正確に相互の位相が同期するのは１フレーム
周期であるが、互いのクロツク信号Ｓ１０及びＳ１２の
タイミングが極めて接近するサイクルに注目し、１フレ
ーム周期より格段的に短い周期でＰＬＬを安定させるよ
うになされている。
のクロツク信号Ｓ１０及びＤ−２のクロツク信号Ｓ１２
について、正確に相互の位相が同期するのは１フレーム
周期であるが、互いのクロツク信号Ｓ１０及びＳ１２の
タイミングが極めて接近するサイクルに注目し、１フレ
ーム周期より格段的に短い周期でＰＬＬを安定させるよ
うになされている。
【００１８】実際上、周波数13.5〔ＭHz〕でなるＤ−１
のクロツク信号Ｓ１０の 322×Ｎサイクル目（この実施
例では、Ｎ＝２として 644サイクル目でなる）の時間
は、次式
のクロツク信号Ｓ１０の 322×Ｎサイクル目（この実施
例では、Ｎ＝２として 644サイクル目でなる）の時間
は、次式
【数１】 で表される。
【００１９】これに対し、周波数 17.734475〔ＭHz〕で
なるＤ−２のクロツク信号Ｓ１２の423×Ｎサイクル目
（Ｄ−１と同様に、Ｎ＝２で 846サイクル目でなる）の
時間は、次式
なるＤ−２のクロツク信号Ｓ１２の423×Ｎサイクル目
（Ｄ−１と同様に、Ｎ＝２で 846サイクル目でなる）の
時間は、次式
【数２】 で表され、その差が 7.936×10-12 〔Sec 〕である。こ
れによりＤ−１のクロツク信号Ｓ１０の 644サイクル目
と、Ｄ−２のクロツク信号Ｓ１２の 846サイクル目とが
ほぼ等しく、従つてＰＬＬをかけるに十分であることが
分かる。
れによりＤ−１のクロツク信号Ｓ１０の 644サイクル目
と、Ｄ−２のクロツク信号Ｓ１２の 846サイクル目とが
ほぼ等しく、従つてＰＬＬをかけるに十分であることが
分かる。
【００２０】従つてこのクロツク発生回路１０の場合、
まずそれぞれループカウンタ構成でなる 1/322×Ｎ分周
回路１１及び 1/423×Ｎ分周回路１４のカウンタをフレ
ーム周期でリセツトしてＤ−１のクロツク信号Ｓ１０及
びＤ−２のクロツク信号Ｓ１２の同期をフレーム周期で
取るようになされている。
まずそれぞれループカウンタ構成でなる 1/322×Ｎ分周
回路１１及び 1/423×Ｎ分周回路１４のカウンタをフレ
ーム周期でリセツトしてＤ−１のクロツク信号Ｓ１０及
びＤ−２のクロツク信号Ｓ１２の同期をフレーム周期で
取るようになされている。
【００２１】実際には、１周期当たりＤ−１のクロツク
信号Ｓ１０の 644サイクル目と、Ｄ−２のクロツク信号
Ｓ１２の 846サイクル目の場合、上述したように 7.936
×10-12 〔Sec 〕の誤差を生じ１フレームでは、次式
信号Ｓ１０の 644サイクル目と、Ｄ−２のクロツク信号
Ｓ１２の 846サイクル目の場合、上述したように 7.936
×10-12 〔Sec 〕の誤差を生じ１フレームでは、次式
【数３】 で表されるように、約 6.7〔ns〕の誤差を生じる。
【００２２】この誤差の時間は１周期当たり一定の時間
を取るので、実際上可変遅延回路１５で必要に応じて遅
延時間だけ遅延させて補正し、これによりクロツク発生
回路１０では、Ｄ−１及びＤ−２のクロツク信号間のＰ
ＬＬの誤差を小さな値に制御し、高い精度でＤ−１のク
ロツク信号Ｓ１０に同期したＤ−２のクロツク信号Ｓ１
２を発生するようになされている。
を取るので、実際上可変遅延回路１５で必要に応じて遅
延時間だけ遅延させて補正し、これによりクロツク発生
回路１０では、Ｄ−１及びＤ−２のクロツク信号間のＰ
ＬＬの誤差を小さな値に制御し、高い精度でＤ−１のク
ロツク信号Ｓ１０に同期したＤ−２のクロツク信号Ｓ１
２を発生するようになされている。
【００２３】ここで、この実施例のクロツク発生回路１
０は、図１との対応部分に同一符号を付した図２に示す
ような詳細構成でなり、実際上 1/322×Ｎ分周回路１１
及び1/423×Ｎ分周回路１４は、それぞれループカウン
タ構成の 644カウンタ回路１１Ａ及び 846カウンタ回路
１４Ａと、フリツプフロツプ（ＦＦ）１１Ｂ及び１４Ｂ
とを組み合わせて構成されている。
０は、図１との対応部分に同一符号を付した図２に示す
ような詳細構成でなり、実際上 1/322×Ｎ分周回路１１
及び1/423×Ｎ分周回路１４は、それぞれループカウン
タ構成の 644カウンタ回路１１Ａ及び 846カウンタ回路
１４Ａと、フリツプフロツプ（ＦＦ）１１Ｂ及び１４Ｂ
とを組み合わせて構成されている。
【００２４】まず 644カウンタ回路１１Ａは入力される
Ｄ−１のクロツク信号Ｓ１０をカウントし、この結果ク
ロツク信号Ｓ１０の 644サイクル目毎に表れるキヤリー
信号Ｓ１６（図３（Ｃ））が、Ｄ−１のクロツク信号Ｓ
１０のタイミングで動作するフリツプフロツプ１１Ｂを
通じて、位相制御回路１１Ｃで所定量だけ位相制御さ
れ、 1/644分周信号Ｓ１１（図３（Ｄ））として位相検
出回路１２に入力されている。
Ｄ−１のクロツク信号Ｓ１０をカウントし、この結果ク
ロツク信号Ｓ１０の 644サイクル目毎に表れるキヤリー
信号Ｓ１６（図３（Ｃ））が、Ｄ−１のクロツク信号Ｓ
１０のタイミングで動作するフリツプフロツプ１１Ｂを
通じて、位相制御回路１１Ｃで所定量だけ位相制御さ
れ、 1/644分周信号Ｓ１１（図３（Ｄ））として位相検
出回路１２に入力されている。
【００２５】一方 846カウンタ回路１４Ａは入力される
Ｄ−２のクロツク信号Ｓ１２をカウントし、この結果ク
ロツク信号Ｓ１２の 846サイクル目毎に表れるキヤリー
信号Ｓ１７（図３（Ｅ））が、Ｄ−２のクロツク信号Ｓ
１２のタイミングで動作するフリツプフロツプ１４Ｂを
通じて、 1/846分周信号Ｓ１３として可変遅延回路１５
Ａに入力される。
Ｄ−２のクロツク信号Ｓ１２をカウントし、この結果ク
ロツク信号Ｓ１２の 846サイクル目毎に表れるキヤリー
信号Ｓ１７（図３（Ｅ））が、Ｄ−２のクロツク信号Ｓ
１２のタイミングで動作するフリツプフロツプ１４Ｂを
通じて、 1/846分周信号Ｓ１３として可変遅延回路１５
Ａに入力される。
【００２６】またこれに加えて 846カウンタ回路１４Ａ
から送出されるキヤリー信号Ｓ１７は、遅延量制御回路
１５Ｂに入力される。この遅延量制御回路１５Ｂはキヤ
リー信号Ｓ１３をカウントし、このカウント結果に応じ
て遅延時間を決定するアドレス信号Ｓ１８を可変遅延回
路１５Ａに送出する。
から送出されるキヤリー信号Ｓ１７は、遅延量制御回路
１５Ｂに入力される。この遅延量制御回路１５Ｂはキヤ
リー信号Ｓ１３をカウントし、このカウント結果に応じ
て遅延時間を決定するアドレス信号Ｓ１８を可変遅延回
路１５Ａに送出する。
【００２７】これにより可変遅延回路１５Ａはアドレス
信号Ｓ１８に応じて例えば０〔ns〕〜最大10〔ns〕程度
の遅延時間で、入力される 1/846分周信号Ｓ１３の立下
りエツジを遅延させ、これが遅延分周信号Ｓ１４（図３
（Ｆ））として位相検出回路１２に入力されている。
信号Ｓ１８に応じて例えば０〔ns〕〜最大10〔ns〕程度
の遅延時間で、入力される 1/846分周信号Ｓ１３の立下
りエツジを遅延させ、これが遅延分周信号Ｓ１４（図３
（Ｆ））として位相検出回路１２に入力されている。
【００２８】なお上述したように 644カウンタ回路１１
Ａ及び 846カウンタ回路１４Ａは、フレーム周期でリセ
ツトされており、実際上フレーム信号Ｓ２０（図３
（Ａ））がそれぞれＤ−１及びＤ−２のクロツク信号Ｓ
１０及びＳ１２のタイミングで動作するラツチ回路２０
Ａ及び２１Ａ、エツジ検出回路２０Ｂ及び２１Ｂに入力
される。
Ａ及び 846カウンタ回路１４Ａは、フレーム周期でリセ
ツトされており、実際上フレーム信号Ｓ２０（図３
（Ａ））がそれぞれＤ−１及びＤ−２のクロツク信号Ｓ
１０及びＳ１２のタイミングで動作するラツチ回路２０
Ａ及び２１Ａ、エツジ検出回路２０Ｂ及び２１Ｂに入力
される。
【００２９】このラツチ回路２０Ａ及び２１Ａ、エツジ
検出回路２０Ｂ及び２１Ｂは、それぞれクロツク信号Ｓ
１０及びＳ１２のタイミングでフレームの切り替わりを
検出し、この結果得られるフレーム周期信号Ｓ２１、Ｓ
２２（図３（Ｂ））によつて、それぞれ 644カウンタ回
路１１Ａ及び 846カウンタ回路１４Ａをリセツトするよ
うになされている。
検出回路２０Ｂ及び２１Ｂは、それぞれクロツク信号Ｓ
１０及びＳ１２のタイミングでフレームの切り替わりを
検出し、この結果得られるフレーム周期信号Ｓ２１、Ｓ
２２（図３（Ｂ））によつて、それぞれ 644カウンタ回
路１１Ａ及び 846カウンタ回路１４Ａをリセツトするよ
うになされている。
【００３０】このようにして、この実施例のクロツク発
生回路１０においては、Ｄ−２のクロツク信号Ｓ１２の
1/846分周信号Ｓ１３を遅延した遅延分周信号Ｓ１４
と、Ｄ−１のクロツク信号Ｓ１０の 1/644分周信号Ｓ１
１との位相差を補正するようにＶＣＯ１３を制御し、こ
の結果図４に示すように、高い精度でＤ−１のクロツク
信号Ｓ１０（図４（Ａ））に同期したＤ−２のクロツク
信号Ｓ１２（図４（Ｂ））を発生することができる。
生回路１０においては、Ｄ−２のクロツク信号Ｓ１２の
1/846分周信号Ｓ１３を遅延した遅延分周信号Ｓ１４
と、Ｄ−１のクロツク信号Ｓ１０の 1/644分周信号Ｓ１
１との位相差を補正するようにＶＣＯ１３を制御し、こ
の結果図４に示すように、高い精度でＤ−１のクロツク
信号Ｓ１０（図４（Ａ））に同期したＤ−２のクロツク
信号Ｓ１２（図４（Ｂ））を発生することができる。
【００３１】以上の構成によれば、Ｄ−１のクロツク信
号Ｓ１０の 1/644分周信号Ｓ１１及びＤ−２のクロツク
信号Ｓ１２の 1/846分周信号Ｓ１３との位相差に応じ
て、ＶＣＯ１３を制御してＰＬＬをロツクさせるように
したことにより、フレーム周期でＰＬＬをロツクさせる
従来のクロツク発生回路１に比較して、格段的に高い精
度かつ安定に、Ｄ−１のクロツク信号Ｓ１０に同期した
Ｄ−２のクロツク信号Ｓ１２を発生し得るクロツク発生
回路１０を実現できる。
号Ｓ１０の 1/644分周信号Ｓ１１及びＤ−２のクロツク
信号Ｓ１２の 1/846分周信号Ｓ１３との位相差に応じ
て、ＶＣＯ１３を制御してＰＬＬをロツクさせるように
したことにより、フレーム周期でＰＬＬをロツクさせる
従来のクロツク発生回路１に比較して、格段的に高い精
度かつ安定に、Ｄ−１のクロツク信号Ｓ１０に同期した
Ｄ−２のクロツク信号Ｓ１２を発生し得るクロツク発生
回路１０を実現できる。
【００３２】なお上述の実施例においては、Ｎを２とお
いてそれぞれ 1/644分周回路及び 1/846分周回路を用い
た場合について述べたが、分周数はこれに限らず、例え
ばＮ＝１とおいて 1/322分周及び 1/423分周するように
しても、上述の実施例と同様の効果を実現できる。
いてそれぞれ 1/644分周回路及び 1/846分周回路を用い
た場合について述べたが、分周数はこれに限らず、例え
ばＮ＝１とおいて 1/322分周及び 1/423分周するように
しても、上述の実施例と同様の効果を実現できる。
【００３３】さらに上述の実施例においては、本発明を
Ｄ−１のデイジタル映像信号のクロツク信号に同期した
Ｄ−２のデイジタル映像信号のクロツク信号を発生する
場合について述べたが、逆にＤ−２のデイジタル映像信
号のクロツク信号の同期したＤ−１のデイジタル映像信
号のクロツク信号を得る場合にも適用し得る。
Ｄ−１のデイジタル映像信号のクロツク信号に同期した
Ｄ−２のデイジタル映像信号のクロツク信号を発生する
場合について述べたが、逆にＤ−２のデイジタル映像信
号のクロツク信号の同期したＤ−１のデイジタル映像信
号のクロツク信号を得る場合にも適用し得る。
【００３４】さらにまた上述の実施例においては、本発
明をデイジタル映像信号のレート変換装置におけるクロ
ツク発生回路に適用した場合について述べたが、本発明
はこれに限らず、互いに簡単な整数比の関係に無いクロ
ツク信号間で、一方のクロツク信号の所定タイミングに
同期したクロツク信号を発生する場合に広く適用して好
適なものである。
明をデイジタル映像信号のレート変換装置におけるクロ
ツク発生回路に適用した場合について述べたが、本発明
はこれに限らず、互いに簡単な整数比の関係に無いクロ
ツク信号間で、一方のクロツク信号の所定タイミングに
同期したクロツク信号を発生する場合に広く適用して好
適なものである。
【００３５】
【発明の効果】上述のように本発明によれば、第１のク
ロツク信号の第１の所定サイクル数の整数倍の分周出力
と、第２のクロツク信号の第２の所定サイクル数の整数
倍の第２の分周出力の遅延分周出力との位相差に応じ
て、第２のクロツク信号の発振を制御するようにしたこ
とにより、所定タイミング毎に同期を取る場合に比較し
て格段的に安定かつ高い精度で、第１のクロツク信号の
所定タイミングに同期した第２のクロツク信号を発生し
得るクロツク発生回路を実現できる。
ロツク信号の第１の所定サイクル数の整数倍の分周出力
と、第２のクロツク信号の第２の所定サイクル数の整数
倍の第２の分周出力の遅延分周出力との位相差に応じ
て、第２のクロツク信号の発振を制御するようにしたこ
とにより、所定タイミング毎に同期を取る場合に比較し
て格段的に安定かつ高い精度で、第１のクロツク信号の
所定タイミングに同期した第２のクロツク信号を発生し
得るクロツク発生回路を実現できる。
【図面の簡単な説明】
【図１】本発明によるクロツク発生回路を示すブロツク
図である。
図である。
【図２】図１のクロツク発生回路の詳細構成を示すブロ
ツク図である。
ツク図である。
【図３】図２のクロツク発生回路の動作の説明に供する
タイミングチヤートである。
タイミングチヤートである。
【図４】図２のクロツク発生回路の１フレーム後の動作
タイミングの説明に供するタイミングチヤートである。
タイミングの説明に供するタイミングチヤートである。
【図５】従来のクロツク発生回路の構成を示すブロツク
図である。
図である。
１、１０……クロツク発生回路、２、１２……位相検出
回路、３、１３……電圧制御型発振回路、４、１１、１
４……分周回路、１５……可変遅延回路。
回路、３、１３……電圧制御型発振回路、４、１１、１
４……分周回路、１５……可変遅延回路。
Claims (1)
- 【請求項１】簡単な整数比の関係で表せない第１及び第
２のクロツク信号で、かつ上記第１のクロツク信号の第
１の所定サイクル目が上記第２のクロツク信号の第２の
所定サイクル目に近接する上記第１及び第２のクロツク
信号について、上記第１のクロツク信号の所定タイミン
グに同期した上記第２のクロツク信号を発生するクロツ
ク発生回路において、 入力される上記第１のクロツク信号を、上記第１の所定
サイクル数の整数倍で分周し、当該分周結果でなる第１
の分周出力を送出する第１のクロツク分周手段と、 上記第２のクロツク信号を発振して出力するクロツク信
号発振手段と、 当該クロツク信号発振手段から入力される上記第２のク
ロツク信号を、上記第２の所定サイクル数の上記整数倍
で分周し、当該分周結果でなる第２の分周出力を送出す
る第２のクロツク分周手段と、 上記第２の分周出力を必要に応じて遅延させて得られる
遅延分周出力を送出する遅延手段と、 上記第１の分周出力及び上記遅延分周出力の位相を比較
し、当該検出結果に基づいて、上記クロツク信号発振手
段を制御する位相検出手段とを具え、上記クロツク信号
発振手段で発振した上記第２のクロツク信号を出力する
ようにしたことを特徴とするクロツク発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030055A JPH05199498A (ja) | 1992-01-21 | 1992-01-21 | クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030055A JPH05199498A (ja) | 1992-01-21 | 1992-01-21 | クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199498A true JPH05199498A (ja) | 1993-08-06 |
Family
ID=12293143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030055A Pending JPH05199498A (ja) | 1992-01-21 | 1992-01-21 | クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199498A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004019546A1 (ja) * | 2002-08-21 | 2004-03-04 | Sony Corporation | ディジタル信号伝送システムおよび方法、送信装置および方法、並びに受信装置および方法 |
| JP2007174705A (ja) * | 1997-05-23 | 2007-07-05 | Renesas Technology Corp | クロック生成回路 |
| JP2010233226A (ja) * | 1997-05-23 | 2010-10-14 | Renesas Electronics Corp | クロック生成回路 |
-
1992
- 1992-01-21 JP JP4030055A patent/JPH05199498A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174705A (ja) * | 1997-05-23 | 2007-07-05 | Renesas Technology Corp | クロック生成回路 |
| JP2010233226A (ja) * | 1997-05-23 | 2010-10-14 | Renesas Electronics Corp | クロック生成回路 |
| WO2004019546A1 (ja) * | 2002-08-21 | 2004-03-04 | Sony Corporation | ディジタル信号伝送システムおよび方法、送信装置および方法、並びに受信装置および方法 |
| US7528891B2 (en) | 2002-08-21 | 2009-05-05 | Sony Corporation | Digital signal transmission system and method, transmission apparatus and method, and reception apparatus and method |
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