JPS61246840A - 情報処理装置の性能調整方式 - Google Patents

情報処理装置の性能調整方式

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JPS61246840A
JPS61246840A JP60065809A JP6580985A JPS61246840A JP S61246840 A JPS61246840 A JP S61246840A JP 60065809 A JP60065809 A JP 60065809A JP 6580985 A JP6580985 A JP 6580985A JP S61246840 A JPS61246840 A JP S61246840A
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和之 清水
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Katsumi Onishi
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 クロックカウンタを用いて命令の実行および抑止の各期
間の比率を制御することによって、情報処理装置の性能
を任意所定の目標値に調整する。
〔産業上の利用分野〕
本発明は、情報処理装置に関するものであり。
特にその処理速度等の性能を調整するだめの制御方式に
関する。
〔従来の技術〕
一般に情報処理装置では、装置の処理性能を所定の目標
レベルに設定することを要請される場合が少な（ない。
たとえば、１つのファミリを構成する複数のモ、デルを
、複数の目標性能段階（グレード）のそれぞれに設定す
る必要がある場合がそうである。
しかしこのような場合、それぞれのモデルを個別に設計
製造していたのではコストが非常に嵩むことになる。
そこで最近は、基本的性能として高いレベルの情報処理
装置を１つ用意し、さらにその装置について処理速度等
の動作上の性能に作用する各種の因子を調整して、必要
とする複数の目標性能の装置、すなわちモデルを得る方
法が多くとられるようになっている。
ところで、従来、情報処理装置の性能を調整するために
使用されている因子は多種多様にのぼっているが、主な
ものを挙げると次の通りである。
（１）　　ハードウェア上の因子 ａ、バッファメモリの容量の変更 バッファメモリ容量を変更すると、バッファ・ミス・フ
ィツトが起る条件が変り９発生頻度が変化して、処理速
度に影響することを利用する。ｂ、先行制御の度合の変
更 バイブラインにおける命令の詰め方、並行処理の度合い
等を変更し、処理効率を変化させる。
Ｃ，高速演算機構の使用、不使用 高速の加算器１乗算器等の演算機構を付加するか否かに
より、算術演算等の速度を変更する。
（２）マイクロプログラム上の因子 ａ、マイクロプログラム中へのダミーステップの挿入 マイクロプログラム中にダミーステップを挿入すること
により無駄なステップを増やし。
処理時間を長引かせる。
ｂ、ダミーインクロックの挿入 パイプライン処理中にダミーのインクロックを生じるよ
うなコードをマイクロプログラム中で設定させる。
〔本発明が解決しようとする問題点〕
上述した従来の装置性能調整方法では、所期の性能目標
値が確実に得られる保証がなく、システム環境によって
バラツキが生じるという問題があった。
たとえば、もともとバッファメモリの使用率が低い業務
処理（アプリケーション）では、バッファメモリの容量
を減らしてもそれほど処理時間は長くならず、性能は低
下しないが、バッファメモリの使用率の高い業務処理で
は、バッファメモリの容量が減らされると、急激に処理
時間が長くなり、すなわち性能の著しい低下が生じた。
またマイクロプログラムにダミーステップ等を挿入する
方法では、マイクロプログラムがモデルごとに変ること
になり、マイクロプログラムの修正や管理が困難になる
という問題があった。さらに下位モデルはど制御記憶の
容量が多く必要となるという不都合が生じていた。
〔問題点を解決するための手段〕
本発明は、情報処理装置の性能を、目標値に対して良い
精度でかつ容易に調整できる性能を提供するものであり
、命令が実行できる命令実行期間と命令実行が抑止され
る命令実行抑止期間とを交互に設けるとともに、その比
率、すなわち全体の時間の中で命令実行に使用できる時
間の割合いを調整可能にして所望の性能目標値を設定す
るものである。
このため、命令実行期間と命令実行抑止期間とをパルス
のオン／オフで表示する性能制御パルスを使用して情報
処理装置の命令実行を制御する手段と、この性能制御パ
ルスのパルスデューティ比（パルス率）を性能目標値に
合わせて設定する手段とを設ける。
第１図は本発明の原理的構成を示したもので。
ｌは性能制御パルス発生部、２は性能目標値、３は性能
制御パルス、４は命令実行制御部である。
命令実行制御部４は、性能制御パルス発生部１から出力
された性能制御パルス３により示される命令実行期間（
たとえばオン期間）にのみ命令の処理および次の命令の
フェッチ動作を許可され。
命令実行抑止期間（たとえばオフ期間）には命令の処理
および次の命令のフェッチ動作を禁止される。したがっ
て、命令実行抑止期間に入ると、情報処理装置は命令実
行抑止期間に入る寸前の状態を保持したまま凍結状態と
なる。命令実行抑止期間が終了すると保持していた状態
から命令の処理を再開する。
〔作用〕
第２図は２６種々の性能目標値と対応する性能制御パル
スとを例示したものである。
図（ａｌは、情報処理装置の基本性能を１として。
性能目標値を０．７５に設定したい場合に発生される性
能制御パルスであり、パルス周期Ｔ０と命令実行抑止期
間Ｔ１との比率すなわちパルスデューティが０．７５に
なっている。図（ｂ）は、同様に性能目標値を０．５に
設定したい場合の性能制御パルスを示している。図示の
ように、ＴｏとＴ、の比率が０．５となっている。
このように性能目標値と性能制御パルスのパルスデュー
ティとを一致させ、情報処理装置の実質的な動作可能期
間を制限することにより、情報処理装置を任意目標性能
に調整することができる。
〔実施例〕
第３図は９本発明の１実施例の構成図である。
図において、１は性能制御パルス発生部、２は性能目標
値９３は性能制御パルス、４は命令実行制御部、５はサ
ービスプロセッサＳＶＰ、６は走査カウンタ、７はプロ
プレムモード目標値レジスタ。
８はスーパーバイザモード目標値レジスタ、９および１
０は比較器、１１および１２はＡＮＤ回路。
１３はインバータ回路を表わす。
本実施例の性能制御パルス発生部１は、情報処理装置が
プロプレム（問題プログラム）モード状態にあるときと
、スーパーバイザ（監視プログラム）モード状態にある
ときとで別々に性能設定を行なうようにしている。これ
は２両モード状態で一律に性能を低下させた場合、利用
者に対しては極端なサービス低下となる場合があるので
２両者を適切にバランスさせることができるようにする
ためである。
走査カウンタ６は、情報処理装置がＷＡ　Ｉ　Ｔあるい
は５ＴＯＰ状態にない限り、クロックごとにカウントア
ツプしてゆき、フルカウントで０に戻り、再びカウント
アツプしてゆく走査動作を連続的に行なう。
プロプレムモード目標値レジスタ７およびスーパーバイ
ザモード目標値レジスタ８には、予めサービスプロセッ
サＳｖＰから、それぞれのモード状態における性能目標
値が設定されている。
比較器９および１０は、それぞれ走査カウンタ６の値と
目標値レジスタ７および８の値とを常時比較し、比較結
果をＡＮＤ回路９および１０に出力する。
走査カウンタ６の値をＡ、目標値レジスタ７゜８の値を
それぞれＢ、Ｃとすると、比較器９および１０は、それ
ぞれＡ＜Ｂ、Ａｒｃのときオン。
そしてＡ≧Ｂ、Ａ≧Ｃのときオフとなる。
したがってたとえば比較器９は、走査カウンタ６の値Ａ
が、０＜Ａ＜Ｂの走査期間中オンとなり。
Ｂ≦Ａ≦（フルカウント）の走査期間中オフとなるパル
スを生成する。比較器１０についても同様である。これ
により、第２図で説明した任意のパルスデューティをも
つ性能制御パルスが生成できる。
ＡＮＤ回路１１および１２は、情報処理装置の性能調整
を行なうときオンに設定される性能制御モード信号のも
とで、プロプレムモード信号（およびその反転されたス
ーパーバイザモード信号）によりいずれか一方のみが動
作可能状態にある。
したがって比較器９および１０の出力は、動作可能状態
にあるＡＮＤ回路（１１，１２の一方）によって選択さ
れ、性能制御パルスを命令実行制御部４に送出する。
命令実行制御部４は、たとえばパイプラインのアドレス
サイクルをインクロックすることにより。
命令フェッチ動作を停止させる。また通常このようなイ
ンクロック中においても命令のフェッチ（ブリフェッチ
）動作は行われるので、この動作も禁止するようにして
いる。
なお９本発明の性能制御パルスを生成するために使用可
能なパルスデューティが可変の回路手段は、第３図に示
したカウンタや比較器を用いるもの以外に従来から多数
存在しており、それらは必要に応じて適宜選択して使用
することができる。
勿論９ソフトウ工ア手段により実現できることも明らか
である。
〔発明の効果〕
以上のように１本発明によれば、情報処理装置内に簡単
な回路手段を設けるだけで、広い範囲の性能調整を確実
に行なうことが可能となる。またそれにより情報処理装
置のコストの低減と、保守管理の負担の軽減とを図るこ
とができる。
【図面の簡単な説明】
第１図は本発明の原理的構成を示す図、第２図は性能制
？ＩＬ／旬レスの例を示す波形図、第３図は本発明の１
実施例の構成図である。 第１図において、１は性能制御パルス発生部。 ２は性能目標値、３は性能制御パルス、４は命令実行制
御部を示す。

Claims (1)

    【特許請求の範囲】
  1. 情報処理装置において、性能目標値を指示する手段と、
    指示された性能目標値にしたがって対応する性能制御パ
    ルスを発生する手段と、発生された性能制御パルスにし
    たがって命令実行期間および命令実行抑止期間を交互に
    設定する命令実行制御手段とをそなえ、上記性能制御パ
    ルスを発生する手段は、性能制御パルスのパルス周期と
    パルス幅との比率を性能目標値に一致させることを特徴
    とする情報処理装置の性能調整方式。
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CA000504455A CA1249373A (en) 1985-03-29 1986-03-19 System for adjusting performance of information processing apparatus
AU54943/86A AU560785B2 (en) 1985-03-29 1986-03-20 Adjusting performance of information processing apparatus
DE8686400610T DE3683786D1 (de) 1985-03-29 1986-03-24 System zum einstellen der leistung einer informationsverarbeitungsvorrichtung.
EP86400610A EP0196964B1 (en) 1985-03-29 1986-03-24 System for adjusting performance of information processing apparatus
ES553484A ES8800537A1 (es) 1985-03-29 1986-03-26 Disposicion para ajustar el comportamiento funcional (performancia) de un aparato para tratamiento de informacion.
KR1019860002270A KR900002437B1 (ko) 1985-03-29 1986-03-26 정보처리장치의 성능 조정 시스템
BR8601384A BR8601384A (pt) 1985-03-29 1986-03-26 Sistema para regular o desempenho de um aparelho de processamento de informacoes
US06/844,946 US4910671A (en) 1985-03-29 1986-03-27 Data processing system having a performance control pulse with a variable duty cycle for controlling execution and non-execution of instructions
US07/416,475 US5179693A (en) 1985-03-29 1989-10-03 System for controlling operation of processor by adjusting duty cycle of performance control pulse based upon target performance value

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01315828A (ja) * 1988-06-15 1989-12-20 Fujitsu Ltd 情報処理装置の性能調整制御方式
JPH02153427A (ja) * 1988-12-05 1990-06-13 Fujitsu Ltd 情報処理装置
US8464042B2 (en) 2008-06-30 2013-06-11 Fujitsu Limited Performance adjustment apparatus and method of information processing apparatus

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8820183D0 (en) * 1988-08-25 1988-09-28 Int Computers Ltd Data processing apparatus
US5220659A (en) * 1989-09-18 1993-06-15 Micral, Inc. System for matching data recovery time between different devices by extending a cycle upon detecting end of cycle
DE4029598A1 (de) * 1990-09-19 1992-03-26 Philips Patentverwaltung Schaltungsanordnung zur zeitweisen verzoegerung des programmablaufs in einem mikroprozessor
US5367699A (en) * 1991-11-26 1994-11-22 Bull Hn Information Systems Inc. Central processing unit incorporation selectable, precisa ratio, speed of execution derating
DE4231703C2 (de) * 1992-09-22 1996-01-11 Siemens Ag Mikroprozessor mit CPU und EEPROM
US5535376A (en) * 1993-05-18 1996-07-09 Motorola, Inc. Data processor having a timer circuit for performing a buffered pulse width modulation function and method therefor
IL110181A (en) * 1994-06-30 1998-02-08 Softchip Israel Ltd Install microprocessor and peripherals
FR2807591B1 (fr) * 2000-04-06 2003-08-08 Gemplus Card Int Procede de contre-mesure pour un micro-controleur base sur une architecture avec "pipeline"
US20030163541A1 (en) * 2002-02-25 2003-08-28 Austin James F. System and method for distributing information
US7913069B2 (en) * 2006-02-16 2011-03-22 Vns Portfolio Llc Processor and method for executing a program loop within an instruction word

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61184638A (ja) * 1985-02-12 1986-08-18 Nec Corp 情報処理装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7416635A (nl) * 1974-12-20 1976-06-22 Bell Telephone Mfg Gegevens verwerkend stelsel.
US4208724A (en) * 1977-10-17 1980-06-17 Sperry Corporation System and method for clocking data between a remote unit and a local unit
US4191998A (en) * 1978-03-29 1980-03-04 Honeywell Inc. Variable symmetry multiphase clock generator
US4366540A (en) * 1978-10-23 1982-12-28 International Business Machines Corporation Cycle control for a microprocessor with multi-speed control stores
US4458308A (en) * 1980-10-06 1984-07-03 Honeywell Information Systems Inc. Microprocessor controlled communications controller having a stretched clock cycle
US4414637A (en) * 1981-01-13 1983-11-08 Honeywell Information Systems Inc. Adjustable clock system having a dynamically selectable clock period
US4447870A (en) * 1981-04-03 1984-05-08 Honeywell Information Systems Inc. Apparatus for setting the basic clock timing in a data processing system
JPS58109937A (ja) 1981-12-23 1983-06-30 Fujitsu Ltd グレ−ド可変コンピユ−タ
JP2514922B2 (ja) * 1985-01-30 1996-07-10 株式会社日立製作所 情報処理装置の性能制御方式

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61184638A (ja) * 1985-02-12 1986-08-18 Nec Corp 情報処理装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01315828A (ja) * 1988-06-15 1989-12-20 Fujitsu Ltd 情報処理装置の性能調整制御方式
JPH02153427A (ja) * 1988-12-05 1990-06-13 Fujitsu Ltd 情報処理装置
US8464042B2 (en) 2008-06-30 2013-06-11 Fujitsu Limited Performance adjustment apparatus and method of information processing apparatus

Also Published As

Publication number Publication date
CA1249373A (en) 1989-01-24
AU5494386A (en) 1986-10-02
EP0196964B1 (en) 1992-02-05
EP0196964A2 (en) 1986-10-08
AU560785B2 (en) 1987-04-16
KR900002437B1 (ko) 1990-04-14
BR8601384A (pt) 1986-12-02
KR860007596A (ko) 1986-10-15
ES8800537A1 (es) 1987-11-01
US4910671A (en) 1990-03-20
ES553484A0 (es) 1987-11-01
JPH0623954B2 (ja) 1994-03-30
DE3683786D1 (de) 1992-03-19
EP0196964A3 (en) 1988-08-24

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