JPS61246853A - 仮想記憶方式の計算機システムにおけるチエンジ・ビツトの更新制御方式 - Google Patents
仮想記憶方式の計算機システムにおけるチエンジ・ビツトの更新制御方式Info
- Publication number
- JPS61246853A JPS61246853A JP60066745A JP6674585A JPS61246853A JP S61246853 A JPS61246853 A JP S61246853A JP 60066745 A JP60066745 A JP 60066745A JP 6674585 A JP6674585 A JP 6674585A JP S61246853 A JPS61246853 A JP S61246853A
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- tlb
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- change
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
仮想アドレスを実アドレスに変換する動的アドレス変換
において使用するページ・テーブルおよびＴＬＢの各エ
ントリの中に存在するチェンジ・ビットを、ライト・ア
クセス時の特定の条件を検出して効率的に更新する。ま
ず、ＴＬＢビットのときのＴＬＢのエントリ中のチェン
ジ・ビットを参照し、その値が“０”のときに、ページ
・テーブルおよびＴＬＢの各エントリ中のチェンジ・ピ
ントを“１”にセットする。
において使用するページ・テーブルおよびＴＬＢの各エ
ントリの中に存在するチェンジ・ビットを、ライト・ア
クセス時の特定の条件を検出して効率的に更新する。ま
ず、ＴＬＢビットのときのＴＬＢのエントリ中のチェン
ジ・ビットを参照し、その値が“０”のときに、ページ
・テーブルおよびＴＬＢの各エントリ中のチェンジ・ピ
ントを“１”にセットする。
本発明は、仮想記憶方式の計算機システムにおけるペー
ジ・テーブルおよびＴＬＢの制御方式に関するものであ
り、特にライト・アクセス時のチェンジ・ビットの更新
制御方式に関する。
ジ・テーブルおよびＴＬＢの制御方式に関するものであ
り、特にライト・アクセス時のチェンジ・ビットの更新
制御方式に関する。
仮想記憶方式を採用している計算機システムでは、大き
な仮想記憶空間を小さな実記憶空間上でアクセス可能に
するため、ベージング手法を用いている。
な仮想記憶空間を小さな実記憶空間上でアクセス可能に
するため、ベージング手法を用いている。
すなわち、仮想記憶空間と実記憶空間の両方を。
ページという単位に分割して、必要とするページを、そ
の都度２次記憶装置から実メモリへ移し。
の都度２次記憶装置から実メモリへ移し。
プログラムを実行するものである。
このページングでは、２次記憶装置から取り出したペー
ジを、実メモリのどのページに格納するかを決定する必
要がある。このため、各ページ毎にリファレンス・ビッ
ト（Ｒビットと略す）、チェンジ・ビット（Ｃビットと
略す）を持っている。
ジを、実メモリのどのページに格納するかを決定する必
要がある。このため、各ページ毎にリファレンス・ビッ
ト（Ｒビットと略す）、チェンジ・ビット（Ｃビットと
略す）を持っている。
このＲピントは、“１”のとき該ページがプログラムに
よって参照（リードまたはストア）されたことを示し、
“Ｏ”のとき、該ページがプログラムによって参照され
なかったことを示す。またＣビットは、“１″のとき、
該ページに変更が発生した（ストア命令が実行された）
ことを示し。
よって参照（リードまたはストア）されたことを示し、
“Ｏ”のとき、該ページがプログラムによって参照され
なかったことを示す。またＣビットは、“１″のとき、
該ページに変更が発生した（ストア命令が実行された）
ことを示し。
Ｏ”のとき、該ページに変更が発生しなかったことを示
す。
す。
これらのＲ，Ｃビットは、以下のように使われる。
今、２次記憶装置からあるページを実メモリのページへ
移す（ムーブ・インと称する）場合を考える。この場合
、Ｒ，Ｃビットの値により９次の４とおりが考えられる
。
移す（ムーブ・インと称する）場合を考える。この場合
、Ｒ，Ｃビットの値により９次の４とおりが考えられる
。
（ｉ）Ｒ＝Ｏ，Ｃ＝Ｏこのときは、このＲ，Ｃビットに
対応するページは プログラムによって参照さ れていないので、このペー ジヘムープ・インしてよい。
対応するページは プログラムによって参照さ れていないので、このペー ジヘムープ・インしてよい。
（ｉｉ ） Ｒ−１、Ｃ＝ Ｏこのときは、このＲ，Ｃ
ビットに対応するページは プログラムによって参照さ れているが、変更はされて いないので、このページへ ムーブ・インしてよい。
ビットに対応するページは プログラムによって参照さ れているが、変更はされて いないので、このページへ ムーブ・インしてよい。
（ｉｉｉ） Ｒ＝Ｏ，Ｃ＝１ この場合は有り得ない
。
。
（ｉｖ） Ｒ＝１． Ｃ＝１ このときは、このＲ
，Ｃビットに対応するページは プログラムによって参照さ れており、かつ変更が加え られているので、このペー ジを２次記憶装置へセーブ （スワップ・アウトと称す る）してから、ムーブ・イ ンする。
，Ｃビットに対応するページは プログラムによって参照さ れており、かつ変更が加え られているので、このペー ジを２次記憶装置へセーブ （スワップ・アウトと称す る）してから、ムーブ・イ ンする。
以上のようにＲ，Ｃビットの値に応じて９すぐにムーブ
・インしてよいか、あるいはスワップ・アウトしてから
ムーブ・インするかを判断する。
・インしてよいか、あるいはスワップ・アウトしてから
ムーブ・インするかを判断する。
たとえば従来のあるシステムの場合、ＲビットおよびＣ
ビットは、記憶保護キーの一部として。
ビットは、記憶保護キーの一部として。
キーメモリ上で実メモリのページに対応づけて管理され
ている。そしてさらに、ページ・テーブルにもＲ，Ｃビ
ットを置き、またＴＬＢにはＣビットのみを置いて、記
憶保護キーのＲ，Ｃビア）を反映させる方法がとられて
いる。
ている。そしてさらに、ページ・テーブルにもＲ，Ｃビ
ットを置き、またＴＬＢにはＣビットのみを置いて、記
憶保護キーのＲ，Ｃビア）を反映させる方法がとられて
いる。
従来のシステムでは、リファレンス・ビットおよびチェ
ンジ・ビットを管理するための特別なメモリを必要とし
、それらのビットの更新のためにハードウェア上の負
担が大きくなるという問題があった。
ンジ・ビットを管理するための特別なメモリを必要とし
、それらのビットの更新のためにハードウェア上の負
担が大きくなるという問題があった。
本発明は、リファレンス・ビットおよびチェンジ・ビッ
トを管理するために特別なメモリを使用せず、ページ・
テーブルの各エントリに置かれたリファレンス・ビット
およびチェンジ・ビットを用いてベージングを制御する
ものであり、その際。
トを管理するために特別なメモリを使用せず、ページ・
テーブルの各エントリに置かれたリファレンス・ビット
およびチェンジ・ビットを用いてベージングを制御する
ものであり、その際。
特にチェンジ・ビットの更新を効率的に行う手段を提供
する。
する。
第１図は本発明の原理的構成を示し１図において、１は
仮想アドレスレジスタ、２はＴＬＢ、３はページテーブ
ル、４は更新制御テーブル、５は変換制御部、Ｒはリフ
ァレンス・ビット、Ｃはチェンジ・ビットを表す。
。
仮想アドレスレジスタ、２はＴＬＢ、３はページテーブ
ル、４は更新制御テーブル、５は変換制御部、Ｒはリフ
ァレンス・ビット、Ｃはチェンジ・ビットを表す。
。
ＴＬＢ２は、仮想アドレスの一部を用いて検索され、Ｔ
ＬＢヒツトの場合、すなわち、目的の変換情報がＴＬＢ
に登録されている場合には、そのＴＬＢエントリ中のチ
ェンジ・ビットＣを取り出し、チェックする。
ＬＢヒツトの場合、すなわち、目的の変換情報がＴＬＢ
に登録されている場合には、そのＴＬＢエントリ中のチ
ェンジ・ビットＣを取り出し、チェックする。
更新制御テーブル４は一種のデコーダであり。
メモリ・アクセスを要求しているマイクロ命令がリード
・アクセスを行う命令かライト・アクセスを行う命令か
を示すアクセス種別信号と、ＴＬＢがヒツトかミスかを
示すＴＬＢヒツト信号と、ＴＬＢヒツト時にＴＬＢエン
トリから取り出したチェンジ・ビットＣとに基づいて、
存在し得る４つのケース、すなわちＴＬＢ検索結果がミ
スかヒツトか、ヒツトの場合アクセスがリードかライト
か。
・アクセスを行う命令かライト・アクセスを行う命令か
を示すアクセス種別信号と、ＴＬＢがヒツトかミスかを
示すＴＬＢヒツト信号と、ＴＬＢヒツト時にＴＬＢエン
トリから取り出したチェンジ・ビットＣとに基づいて、
存在し得る４つのケース、すなわちＴＬＢ検索結果がミ
スかヒツトか、ヒツトの場合アクセスがリードかライト
か。
ライトの場合チェンジ・ビットが０か１かの条件により
定まるケース１ないしケース４を判定し。
定まるケース１ないしケース４を判定し。
変換制御部５に通知する。
変換制御部５は、ケース１ないしケース４のそれぞれの
場合に応じて、アドレス変換制御と、ＴＬＢ２およびペ
ージ・テーブル３のリファレンス・ビットＲおよびチェ
ンジ・ビットＣの更新制御を実行する。
場合に応じて、アドレス変換制御と、ＴＬＢ２およびペ
ージ・テーブル３のリファレンス・ビットＲおよびチェ
ンジ・ビットＣの更新制御を実行する。
変換制御部５は、ケース３の場合、すなわちＴＬＢヒツ
トとライト・アクセスとＴＬＢチェンジ・ビットＣが“
０″であることが、同時に成り立つ条件が満たされたと
きに、トラップ（割り込み要求）を発生し、ＴＬＢ２と
ページテーブル３のそれぞれのチェンジ・ビットＣを“
１″にセットする更新処理を行う。
トとライト・アクセスとＴＬＢチェンジ・ビットＣが“
０″であることが、同時に成り立つ条件が満たされたと
きに、トラップ（割り込み要求）を発生し、ＴＬＢ２と
ページテーブル３のそれぞれのチェンジ・ビットＣを“
１″にセットする更新処理を行う。
本発明によれば、チェンジ・ビットＣの更新条件が通常
のＴＬＢ検索動作時に更新制御テーブル４により自動的
に検出され、トラップにより変換制御部５でチェンジ・
ビットの更新処理が行われる。変換制御部５は、ＴＬＢ
とページ・テーブル３の各対応するエントリのチェンジ
・ビットを“１”に更新する処理を実行する。
のＴＬＢ検索動作時に更新制御テーブル４により自動的
に検出され、トラップにより変換制御部５でチェンジ・
ビットの更新処理が行われる。変換制御部５は、ＴＬＢ
とページ・テーブル３の各対応するエントリのチェンジ
・ビットを“１”に更新する処理を実行する。
第２図は９本発明の１実施例システムの構成図である。
図において、１は仮想アドレス・レジスタ、２はＴＬＢ
、３はページ・テーブル、４は更新制御テーブル、５は
変換制御部、６はセグメント・テーブル、７体実アドレ
ス・レジスタ、８はマイクロ命令デコード回路、Ｒはリ
ファレンス・ビット、Ｃはチェンジ・ビット、ＳＸはセ
グメント・インデックス、Ｐｘはページ・インデックス
。
、３はページ・テーブル、４は更新制御テーブル、５は
変換制御部、６はセグメント・テーブル、７体実アドレ
ス・レジスタ、８はマイクロ命令デコード回路、Ｒはリ
ファレンス・ビット、Ｃはチェンジ・ビット、ＳＸはセ
グメント・インデックス、Ｐｘはページ・インデックス
。
ＢＸはバイト・インデックスを表している。
仮想アドレス・レジスタ１中の仮想アドレスのセグメン
ト・インデックスＳＸおよびページ・インデックスＰＸ
が、ＴＬＢ２．あるいはセグメント・テーブル６および
ページ・テーブル３からなる動的アドレス変換機構（Ｄ
ＡＴ）で実アドレスに変換するために使用される。また
仮想アドレスのバイト・インデックスＢＸは、直接、実
アドレス・レジスタ７に送られる。
ト・インデックスＳＸおよびページ・インデックスＰＸ
が、ＴＬＢ２．あるいはセグメント・テーブル６および
ページ・テーブル３からなる動的アドレス変換機構（Ｄ
ＡＴ）で実アドレスに変換するために使用される。また
仮想アドレスのバイト・インデックスＢＸは、直接、実
アドレス・レジスタ７に送られる。
なお、第２図中の１ないし５で示される要素は。
第１図中の同一番号の要素に対応している。
変換制御テーブル４は、ＴＬＢ２から出力されるＴＬＢ
ヒツト信号と、マイクロ命令デコード回路８から出力さ
れるアクセス種別信号と、ＴＬＢエントリのチェンジ・
ビットＣによって参照され。
ヒツト信号と、マイクロ命令デコード回路８から出力さ
れるアクセス種別信号と、ＴＬＢエントリのチェンジ・
ビットＣによって参照され。
図示のケース１からケース４までの４つのケースに弁別
して対応する結果を出力する。
して対応する結果を出力する。
変換制御部５は１次のように動作する。
ケース１のＴＬＢミスの場合には、ページ・テーブル３
およびセグメント・テーブル６の動的アドレス変換機構
（Ｄ ’Ａ Ｔ ）を用いてアドレス変換を行い、結果
を実アドレス・レジスタ７にセットする。さらにこのと
き、ページ・テーブル３のリファレンス・ビットＲを１
”にセットし、また仮想アドレスと実アドレスの変換対
をＴＬＢ ２にセントする。
およびセグメント・テーブル６の動的アドレス変換機構
（Ｄ ’Ａ Ｔ ）を用いてアドレス変換を行い、結果
を実アドレス・レジスタ７にセットする。さらにこのと
き、ページ・テーブル３のリファレンス・ビットＲを１
”にセットし、また仮想アドレスと実アドレスの変換対
をＴＬＢ ２にセントする。
ケース２のＴＬＢヒツトでアクセス種別がリードの場合
には、直ちにＴＬＢ２のエントリから取り出した実アド
レス・データを実アドレス・レジスタ７にセットする。
には、直ちにＴＬＢ２のエントリから取り出した実アド
レス・データを実アドレス・レジスタ７にセットする。
このケースでは、チェンジ・ビットＣの更新は不要であ
る。
る。
ケース３のＴＬＢヒツト、アクセス種別がライト、そし
てＴＬＢエントリのチェック・ビットＣが“０１の場合
には、ＴＬＢ２のエントリから取り出した実アドレス・
データを実アドレス・レジスタ７にセットする。このケ
ースでは、ライト・アクセスであるため、ＴＬＢ２およ
びページ・テーブル３の対応エントリにあるチェンジ・
ビットＣを“１”に変更しなければならない。そのため
トラップを発生し２例外処理でこれらのチェンジ・ビッ
トＣを更新する。
てＴＬＢエントリのチェック・ビットＣが“０１の場合
には、ＴＬＢ２のエントリから取り出した実アドレス・
データを実アドレス・レジスタ７にセットする。このケ
ースでは、ライト・アクセスであるため、ＴＬＢ２およ
びページ・テーブル３の対応エントリにあるチェンジ・
ビットＣを“１”に変更しなければならない。そのため
トラップを発生し２例外処理でこれらのチェンジ・ビッ
トＣを更新する。
ケース４のＴＬＢヒツト、ライト・アクセス。
ＴＬＢエントリのチェック・ビットＣが“１″の場合に
は、ＴＬＢエントリから取り出した実アドレス・データ
を実アドレス・レジスタ７にセットする。
は、ＴＬＢエントリから取り出した実アドレス・データ
を実アドレス・レジスタ７にセットする。
本発明によれば、ページ・テーブルおよびＴＬＢ中のエ
ントリのチェンジ・ビットを更新する制御が簡単となり
、またアドレス変換によるオーバーヘッドを小さくする
ことができる。
ントリのチェンジ・ビットを更新する制御が簡単となり
、またアドレス変換によるオーバーヘッドを小さくする
ことができる。
第１図は本発明の原理的構成図、第２図は本発明の１実
施例システムの構成図である。 第１図において。 １は仮想アドレス・レジスタ。 ２はＴＬＢ。 ３はページ・テーブル。 ４は更新制御テーブル。 ５は変換制御部。 Ｃはチェンジ・ビット。 を表す。
施例システムの構成図である。 第１図において。 １は仮想アドレス・レジスタ。 ２はＴＬＢ。 ３はページ・テーブル。 ４は更新制御テーブル。 ５は変換制御部。 Ｃはチェンジ・ビット。 を表す。
Claims (1)
- 【特許請求の範囲】 セグメント・テーブルおよびページ・テーブルを含む動
的アドレス変換機構とＴＬＢとをそなえ、ページ・テー
ブルの各エントリにリファレンス・ビットおよびチェン
ジ・ビットを設け、またＴＬＢの各エントリにチェンジ
・ビットを設けた仮想記憶方式の計算機システムにおい
て、 メモリ・アクセスを行う命令のアクセス種別が書き込み
か読み出しかを表示する信号と、ＴＬＢ検索結果がミス
かヒットかを表示する信号と、ＴＬＢビット時のＴＬＢ
エントリ中の変更の有無を示すチェンジ・ビットの値と
に基づいて、設立した条件を分類する更新制御テーブル
手段を設け、アドレス変換時に上記更新制御テーブル手
段を参照し、上記更新制御テーブル手段からアクセス種
別が書き込みであって、ＴＬＢヒットとなり、かつＴＬ
Ｂエントリ中のチェンジ・ビットが変更無しの値を示し
ている条件が成立したことを検出したとき、ページ・テ
ーブルおよびＴＬＢの各対応するエントリ中のチェンジ
・ビットを変更有りの値に更新することを特徴とするチ
ェンジ・ビットの更新制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066745A JPS61246853A (ja) | 1985-03-30 | 1985-03-30 | 仮想記憶方式の計算機システムにおけるチエンジ・ビツトの更新制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066745A JPS61246853A (ja) | 1985-03-30 | 1985-03-30 | 仮想記憶方式の計算機システムにおけるチエンジ・ビツトの更新制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61246853A true JPS61246853A (ja) | 1986-11-04 |
| JPH0343652B2 JPH0343652B2 (ja) | 1991-07-03 |
Family
ID=13324718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066745A Granted JPS61246853A (ja) | 1985-03-30 | 1985-03-30 | 仮想記憶方式の計算機システムにおけるチエンジ・ビツトの更新制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246853A (ja) |
-
1985
- 1985-03-30 JP JP60066745A patent/JPS61246853A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0343652B2 (ja) | 1991-07-03 |
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