JPS61246854A - エラ−処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 記憶装置中の異なるアドレスの複数個のデータをまとめ
てＥＣＣビットを付加し、１ワード構成としたものでは
、ＥＣＣビットによって修正不可能なエラーが発生した
場合、訂正のためワード中の１つのデータを正しいデー
タで部分書き込みし。

ＥＣＣビットをとり直すと、ワード中の全データとＥＣ
Ｃビットとが整合し、残りのデータのエラー修復ができ
な（なる、このため、修正不可能なエラーの後で１つの
データが正しく部分書き込みされた事実をフラグで表示
し、正しい方のデータを識別可能にする。

〔産業上の利用分野〕

本発明は、記憶装置におけるエラー処理方式に関するも
のであり、特に別々にアドレス可能な２個のデータを１
つの単位としてＥＣＣビットを付加したワード構成の記
憶装置におけるエラー処理方式に関する。

〔従来の技術〕

一般に記憶装置では、データの信顛性を高めるため、Ｅ
ＣＣビットを付加し、１ビツトエラーが発生した場合、
自動的に修正できるようにしている。

ところで記憶装置の構成上、アクセスデータ単位にくら
べて記憶装置のワード幅が大きい場合。

ｌワードに複数個のアクセスデータ単位が含まれる場合
がある。このような場合、１個のアクセスデータ単位ご
とにＥＣＣビットを生成し付加すると、記憶装置が許容
できるワードの幅を超過してしまうことがある。このた
め、２個のアクセスデータ単位を対象にＥＣＣビットを
生成し、付加して、全体を１ワードとして扱うようにし
た記憶装置も用いられている。

第３図は、このような従来の記憶装置のデータ構成を示
したもので２図において、３０は処理装置、３１は記憶
装置、３２はワード、３３はＥＶＥＮデータ、３４はＯ
ＤＤデータ、３５はＥＣＣビットを表している。

記憶装置３１に対するデータの読み書き単位はワードで
ある。

ワード３２は、ＥＶＥＮデータとＯＤＤデータとＥＣＣ
データとで構成される。しかし、記憶装置３１に対する
アクセス元との間のデータ転送の幅はハーフワード分で
あり、処理装置からの１回のアクセス要求でアドレス指
定されたＥＶＥＮデータあるいはＯＤＤデータの一方の
みが転送される。

第４図は、このような従来の記憶装置の具体的な構成例
を示したもので９図において、４１はメモリ、４２はス
トア・データ・レジスタＳＤＲ。

４３はＥＣＣ作成回路、４４はフェッチ・データ・レジ
スタＦＤＲ，４５はＥＣＣ修正回路、４６はセレクタを
示す。

読み出し動作と書き込み動作は２次の通りである。

羞多」［２腹作 処理装置から読み出し要求が行われたとき、リード・リ
クエストとアドレスとが記憶装置へ送られる。

記憶装置では、アドレスに対応するメモリ４１の記憶域
からワード・データを読み出し、フェッチ・データ・レ
ジスタＦＤＲ４４にセットする。

ＦＤＲ４４のデータは２次にＥＣＣ修正回路４５でＥＣ
Ｃチェックされ、エラーなしあるいは修正可能なデータ
・エラーが検出された場合には修正してから、正しいデ
ータがリード・データとして処理装置へ転送される。

しかし、修正不可能なデータ・エラーが検出された場合
には、エラー信号が処理装置へ送出される。

ＩＪ」ｉ１１作 処理装置から書き込み要求が行われたとき、ストア・リ
クエストとアドレスとストア・データとが記憶装置へ送
られる。

記憶装置では、読み出し動作のときと同様に。

アドレスに対応するメモリ４１の記憶域からワード・デ
ータを読み出し、フェッチ・データ・レジスタＦＤＲ４
４にセットする。

さらにＥＣＣ修正回路４５でデータ・エラーのＥＣＣチ
ェックを行い、エラーがあれば修正して。

セレクタ４６の入力へリード・データとして送る。

他方、処理装置から送られてきたストア・データはセレ
クタ４６の他の入力へ与えられる。セレクタ４６は、ア
ドレスの一部により制御され、たとえばＯＤＤデータが
指定されている場合には。

ストア・データを５ＤＲ４２の０ＤＤ９１域に転送し、
そしてリード・データ中のＥＶＥＮデータを同じ５ＤＲ
４２のＥＶＥＮ領域に転送する。このようにして５ＤＲ
４２には、ストア・データがＯＤＤかＥＶＥＮかにした
がって、メモリ中の以前のストア・データとは反対側の
ＥＶＥＮかＯＤＤのデータを選択して部分書き込み（Ｐ
ａｒｔｉａｌ　Ｗｒｉｔｅ）用データが合成される。

次にこの部分書き込み用データは、５ＤＲ４，２からメ
モリ４１のアドレス指定されている領域へ転送され、書
き込まれる。

〔発明が解決しようとする問題点〕

従来の記憶装置では、たとえば処理装置からＥＶＥＮ側
のデータに対する読み出し要求があって。

その読み出しワード・データから、ＥＣＣ修正回路４５
によって修正不可能なエラー（たとえば２ビツトエラー
）が検出された場合には、そのエラー状態の修復が不可
能になるという問題があった。

すなわち、一般に修正不可能なデータ・エラーが存在す
る場合、そのアドレスに正しいデータをストアし、その
データ域を正当化する方法がとられる。そこでたとえば
上記の例では、処理装置からＥＶＥＮ側のストア・デー
タを送ったとき、実際には、第１図の（ａ）に××で示
すように、ＯＤＤ側のデータに修正不可能なエラーが存
在していた場合には、第１図の（ｂ）に示すように、Ｅ
ＶＥＮ側のＮＥＷデータと、ＯＤＤ側のエラー・データ
との組み合わせとなり、このワードのエラー状態は修復
されない。

しかしそれにもかかわらず、このとき行われる部分書き
込みで、ＥＣＣ作成回路４３により、エラーのＯＤＤデ
ータを含むワード全体についてＥＣＣビットが作成され
るため、ＥＣＣチェック上では、以後このワードはエラ
ーがないものとして扱われることになる。

〔問題点を解決するための手段〕

本発明は、修正不可能なエラーが検出された後の修復の
ために行われるデータ・ストアにより。

ＥＣＣビットが無エラーを表示するように作成されても
、このような状態が発生していたことを以後、データご
とに設けたフラグで識別可能にするものである。

第１図は９本発明の原理を例示的に示す説明図である。

図の（ａ）、　　（ｂ）において、１は記憶装置内のワ
ード、２はＥＶＥＮデータ領域、３はＯＤＤデータ領域
、４はＥＶＥＮエラー・フラグ（ＵＥＥ）、５はＯＤＤ
エラー・フラグ（ＵＥＯ）、６はＥＣＣビット領域を表
している。

ＥＶＥＮエラー・フラグ４およびＯＤＤエラー・フラグ
５は９本発明により設けられたエラー制御情報であり、
ＥＶＥＮおよびＯＤＤのいずれのエラー・フラグも、正
常では図（ａ）に示すようにクリアされており、修正不
可能なエラーが検出された後にデータ・ストアが行われ
たときには図（ｂ）に示すように、ストアされた側のフ
ラグ（図示の例ではＥＶＥＮエラー・フラグ）をオン（
＝“１”）にセットする。これにより、ストアされてい
ない残りの側のデータ（図示の例ではＯＤＤデータ）が
無効であることを識別可能にする。

〔作用〕

情報処理装置からのアクセス要求により記憶装置が読み
出したＥＣＣによっては修正できないエラーが検出され
たとき、情報処理装置にエラーが通知される。その後情
報処理装置から正しいデータをストアする処理が行われ
たとき９部分書き込みのため、そのワードはエラー・デ
ータを含む状態でＥＣＣビットと整合をとられ、ＥＣＣ
上は正当なデータとなるが、エラー制御情報のＥＶＥＮ
エラー・フラグおよびＯＤＤエラー・フラグを用いて、
エラー・データの可能性のある側のデータを指示し、そ
のデータの読み出しを禁止することができる。

〔実施例〕

第２図は９本発明の１実施例による記憶装置の構成を示
す。

図において、２１はメモリ、２２はストア・データ・レ
ジスタＳＤＲ，２３はＥＣＣ作成回路。

２４はフェッチ・データ・レジスタＦＤＲ，２５はＥＣ
Ｃ修正回路、２６はセレクタ、２７はエラー・フラグ設
定回路、２８はエラー制御回路、ＥＶＥＮはＥＶＥＮデ
ータ、ＯＤＤはＯＤＤデータ。

ＵＥＥはＥｖＥＮエラー・フラグ、ＵＥＯはＯＤＤエラ
ー・フラグ、ＥＣＣはＥＣＣビットを表す。

なお第２図における２１ないし２６の構成要素は、第４
図に示されている４１ないし４６の構成要素に対応し、
基本的には同一の機能を果たしている。

データの書き込み動作の際、ストア・データ・レジスタ
５ＤＲ２２において、エラー・フラグ設定回路２７は、
ストア・データにＥＶＥＮエラー・フラグ（以＆ＵＥＥ
で示す）およびＯＤＤエラー・フラグ（以後ＵＥＯで示
す）を設定する。

エラー・フラグ設定回路２７は、ストア・リクエスト信
号と、ＥＶＥＮｌｏＤＤのアドレス情報と２部分書き込
みのためにメモリ２１から読み出したワードについてＥ
ＣＣ修正回路２５がＥＣＣ修正不可能を検出したときの
エラー信号とにより。

ＵＥＥあるいはＵＥＯに“１”を設定する。

すなわち、エラー・フラグ設定回路２７は、書き込み先
のワードからＥＣＣ修正不可能を示すエラー信号が出力
されない限り、ＵＥＥ＝ＵＥＯ＝０が設定される。しか
し、ＥＣＣ修正不可能のエラーを含むワードに対する部
分書き込みの場合。

たとえばＥＶＥＮデータの書き込みの場合には。

ＵＥＥ＝１．ＵＥＯ＝０が設定される。

このようにして、ＥＣＣ修正不可能のエラーを含むワー
ドには、　　（ＵＥＥ＝１．ＵＥＯ＝Ｏ）あるいは（Ｕ
ＥＥ＝Ｏ，ＵＥＯ＝１）が設定され。

またＥＣＣ作成回路２３によって作成されて整合性のあ
るＥＣＣビットが設定されてメモリ２１に書き込まれる
。

次に、メモリ２１からのデータの読み出し動作の場合に
は、エラー制御回路２８は、フェッチ・データ・レジス
タＦＤＲ２４中のデータのＵＥＥおよびＵＢＯのフラグ
を調べ、　　（ＵＥＥ＝１．ＵＥＯ＝Ｏ）あるいは（Ｕ
ＥＥ＝０．ＵＥＯ＝１）を検出したとき、エラー・フラ
グの値が“０”の側のデータの読み出しを禁止するよう
、ＥＣＣ修正回路２５に通知する。

たとえば、　　（ＵＥＥ＝１．ＵＥＯ＝Ｏ）の場合。

ＥＶＥＮデータの読み出しは許可されるが、　ＯＤＤデ
ータの読み出しは許可されない。

なお、上述した実施例では、メモリ内のワードに含まれ
るアドレス可能なデータの個数を２個としたが９本発明
は、４個あるいは８個など任意複数個の場合について適
用できることは明らかである。ただしこの場合、それら
のデータの個数に合ったビット数のエラー・フラグを用
いる必要がある。

〔発明の効果〕

本発明によれば、ワード中に複数個のアドレス可能なデ
ータを含む構成の記憶装置において、ＥＣＣによる修正
が不可能なエラーが検出された場合のエラー修復が可能
となり、また一部にエラー・データを含む場合の読み出
しデータの有効性判別が可能となり＋　（ｆ頼性の向上
を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の１実施
例装置の構成図、第３図は記憶装置のデータ構成図、第
４図は従来の記憶装置の構成図である。 第１図において、１はワード、２はＥＶＥＮデータ領域
、３はＯＤＤデータ？ｉｌ域、４はＥＶＥＮエラー・フ
ラグ、５はＯＤＤエラー・フラグ、６はＥＣＣビット領
域を表している。

Claims (1)

1. 【特許請求の範囲】 各ワードが個々にアドレス可能な複数個のデータと、こ
   れらの複数個のデータを一括して作成したＥＣＣビット
   とを含むワード構成の記憶装置において、 上記各ワードごとに、ワード内の複数個のデータのそれ
   ぞれに対応づけて複数個のエラー・フラグを設け、 記憶装置から読み出したワードにＥＣＣビットによって
   は修正不可能なエラーが検出された場合に、エラー修復
   のため当該ワード内の１個ないし複数個のデータを正し
   く部分書き込みする際、部分書き込みを行ったデータに
   対応するエラー・フラグをオンに設定しておき、 データ読み出しの際には上記複数個のエラー・フラグに
   基づいてデータの有効、無効を識別することを特徴とす
   るエラー処理方式。