JPS61246868A - Synchronization control method - Google Patents
Synchronization control methodInfo
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- JPS61246868A JPS61246868A JP60087731A JP8773185A JPS61246868A JP S61246868 A JPS61246868 A JP S61246868A JP 60087731 A JP60087731 A JP 60087731A JP 8773185 A JP8773185 A JP 8773185A JP S61246868 A JPS61246868 A JP S61246868A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔概 要〕
独立して所定の処理が行える複数のプロセッサと各プロ
セッサを制御する制御部とをワイアード論理接続によっ
て形成することにより、各プロセッサが同期して起動を
行う場合、各プロセッサのウェイＩ・状態を検出して次
ステップのスタートを指示する制御が一つの信号線によ
って行われるようにしたものである。[Detailed Description of the Invention] [Summary] By forming a plurality of processors that can independently perform predetermined processing and a control unit that controls each processor through wired logical connections, each processor is activated in synchronization. In this case, control for detecting the way I state of each processor and instructing the start of the next step is performed by one signal line.
本発明は複数のプロセッサと制御部とを備えたマルチプ
ロセッサシステムの同期制御方法に係り、特に、各プロ
セッサの同期起動に際して、ワイアード論理接続によっ
て形成された信号線によって制御される同期制御方法に
関する。The present invention relates to a synchronous control method for a multiprocessor system including a plurality of processors and a control unit, and particularly relates to a synchronous control method in which each processor is controlled by a signal line formed by a wired logical connection when synchronously starting up each processor.
所定の処理を実行するプログラムが格納された電子装置
などでは独立して所定の処理が行える複数のプロセッサ
と各プロセッサを制御する制御部とを備えたマルチプロ
セッサシステムが広く用いられている。2. Description of the Related Art Multiprocessor systems, which include a plurality of processors that can independently perform predetermined processes and a control unit that controls each processor, are widely used in electronic devices that store programs that execute predetermined processes.
このようなプロセッサは単独で所定の処理を行うだけで
なく、各プロセッサを同期させて処理する場合があり、
この場合は制御部によって各プロセッサを同期するよう
制御することが行われる。Such processors not only perform predetermined processing independently, but also may perform processing by synchronizing each processor.
In this case, the control unit controls the processors to synchronize them.
そこで、各プロセッサと制御部との間には制御するため
の信号線が接続されて形成されている。Therefore, a signal line for control is connected between each processor and the control section.
この信号線は構成されるプロセッサの増加に伴い接続本
数が多数となり、特に、制御部におけるインターフェー
スの構造を複雑とするため、極力接続すべき信号線の本
数が少なくなることが要望されている。The number of signal lines to be connected increases as the number of processors increases, and in particular, it is desired to reduce the number of signal lines to be connected as much as possible to complicate the structure of the interface in the control section.
従来は第４図の従来のブロック図に示すように構成され
ていた。Conventionally, the configuration was as shown in the conventional block diagram shown in FIG.
第４図に示すように、制御部１０とプロセッサ１−１．
１−２〜１−ｎとはそれぞれ信号線１２と１３とによっ
て接続されて構成されている。As shown in FIG. 4, the control unit 10 and the processor 1-1.
1-2 to 1-n are connected by signal lines 12 and 13, respectively.
そこで、プロセッサ１−１．１−２〜１−ｎを同期して
起動させる場合は、それぞれのプロセッサ１−１．１−
２〜１−ｎからのウェイト状態の信号Ｗを制御部１０の
検出回路１１によって検出し、全てのプロセッサ１−１
．１−２〜１−ｎがウェイト状態になった時、制御部１
ｏより次ステップの開始を通知する信号Ｔを出力しプロ
セッサ１−１．１−２〜１−ｎを起動させるように形成
されていた。Therefore, when starting processors 1-1.1-2 to 1-n synchronously, each processor 1-1.1-
The wait state signal W from processors 2 to 1-n is detected by the detection circuit 11 of the control unit 10, and all processors 1-1
．． When 1-2 to 1-n enter the wait state, the control unit 1
The processors 1-1, 1-2 to 1-n are configured to output a signal T notifying the start of the next step from o, thereby activating the processors 1-1.1-2 to 1-n.
このような構成では、制御部１ｏとプロセッサ１−１．
１−２〜１−ｎとの間には信号ＴとＷを送受信するため
の信号線１２と１３とが必要であり、この信号線１２と
１３とは構成されるプロセッサプロセッサ１−１．１−
２〜１−ｎが増加すると多数の本数となる。In such a configuration, the control unit 1o and the processor 1-1.
Signal lines 12 and 13 for transmitting and receiving signals T and W are required between the processors 1-2 to 1-n, and these signal lines 12 and 13 are connected to the processor 1-1. −
When 2 to 1-n increases, the number becomes large.
したがって、インターフェースの占有スペースが大きく
なり、また、構造が複雑となり、機器の大型化およびコ
ストアップとなる問題を有していた。Therefore, the space occupied by the interface becomes large, and the structure becomes complicated, resulting in an increase in the size and cost of the device.
第１図は本発明の原理ブロック図である。 FIG. 1 is a block diagram of the principle of the present invention.
第１図に示すように、制御部（３）には遅延同期信号発
振回路（４）を設け、該遅延同期信号発振回路（４）と
プロセッサ（１−１，１−２〜１−ｎ）とはワイアード
論理接続（５）が形成された一つの信号線（２）によっ
て接続すると共に、該プロセッサ（１−１，１−２〜１
−ｎ）のウェイト状態の検出と、次ステップの開始通知
とが該信号線（２）を介して制御されるようにしたもの
である。As shown in FIG. 1, the control unit (3) is provided with a delayed synchronization signal oscillation circuit (4), and the delay synchronization signal oscillation circuit (4) and processors (1-1, 1-2 to 1-n) is connected to the processor (1-1, 1-2 to 1) by one signal line (2) on which a wired logic connection (5) is formed.
-n) wait state detection and next step start notification are controlled via the signal line (2).
このように制御することによって前述の問題点は解決さ
れる。By controlling in this way, the above-mentioned problems are solved.
即ち、制御部とそれぞれのプロセッサとの間をワイアー
ド論理接続によって形成することにより、該プロセッサ
のウェイト状態の検出と、次ステップの開始通知とが一
つの信号線によって制御を行うことができるようにした
ものである。That is, by forming a wired logical connection between the control unit and each processor, the detection of the wait state of the processor and the notification of the start of the next step can be controlled by one signal line. This is what I did.
したがって、制御部とそれぞれのプロセッサとの間に接
続される信号線の本数は大幅に削減され、インターフェ
ースの構造の簡素化およびコストダウンが図れる。Therefore, the number of signal lines connected between the control section and each processor can be significantly reduced, and the interface structure can be simplified and costs can be reduced.
以下本発明を第２図および第３図の一実施例によって詳
細に説明する。第２図は本発明の一実施例を示す回路図
、第３図はタイムチャート図である。全図を通じ、同一
符号は同一対象物を示す。The present invention will be explained in detail below with reference to an embodiment shown in FIGS. 2 and 3. FIG. 2 is a circuit diagram showing an embodiment of the present invention, and FIG. 3 is a time chart. The same reference numerals indicate the same objects throughout the figures.
第２図に示すように、制御部３に設けられた遅延同期信
号発振回路（以下ＤＬと称する）４とプロセッサ１−１
．１−２〜１−ｎとはワイアード論理素子（以下素子と
称する）Ｕｌ、Ｕ２によって接続された信号線２を介し
て制御されるようにしたものである。As shown in FIG. 2, a delayed synchronization signal oscillation circuit (hereinafter referred to as DL) 4 provided in the control unit 3 and a processor 1-1
．． 1-2 to 1-n are controlled via signal lines 2 connected by wired logic elements (hereinafter referred to as elements) Ul and U2.
フリップフロップＦＦＩは信号線２の状態を検出し、フ
リップフロップＦＦ２はプロセッサ１−１．１−２〜ｌ
−ｎがウェイト状態になった時セットされ、フリップフ
ロップＦＦ３は最初の信号線２の“Ｈｏ レベルでフリ
ップフロップＦＦ４をセントし、また、フリップフロッ
プＦＦ４はアンドゲートＧ２により２回目の“Ｈ” レ
ベルにより次ステップのスタートを通知するように形成
されている。Flip-flop FFI detects the state of signal line 2, and flip-flop FF2 detects the state of signal line 2, and flip-flop FF2 detects the state of signal line 2.
-n is set in a wait state, flip-flop FF3 sends flip-flop FF4 to the first "Ho" level of signal line 2, and flip-flop FF4 is set to "H" level for the second time by AND gate G2. This is configured to notify the start of the next step.
以下、全プロセッサ１−１．１−２〜ｌ−ｎのセルがウ
ェイト状態になり、次ステップの起動が行われる動作を
第３図によって説明する。The operation in which the cells of all the processors 1-1.1-2 to l-n are placed in a wait state and the next step is activated will be described below with reference to FIG.
初期状態における全フリップフロツブＦＦ １゜ＦＦ２
．ＦＦ３．ＦＦ４の出力Ｑは“Ｌｏ レベルであり、ま
た、ＤＬ４の出力Ｙも “Ｌ” レベルである。All flip-flop FFs in initial state 1°FF2
．． FF3. The output Q of FF4 is at "Lo" level, and the output Y of DL4 is also at "L" level.
したがって、制御部３の素子Ｕ１の出力はオープン状態
となる。Therefore, the output of the element U1 of the control section 3 is in an open state.
そこで、それぞれのプロセッサ１−１．１−２〜ｌ−ｎ
から同期のためのウェイト命令が実行されると、それぞ
れのフリップフロップＦＦ２がセットされる。これによ
り素子Ｕ２の出力がオープンとなり、信号線２に接続さ
れている全てのワイアード素子Ｕ２がオープンになれば
、フリップフロップＦＦＩよりウェイト状態が検出され
、その出力ＦＦＩ−Ｑが“Ｈｏ レベルとなり、アンド
ゲートＧ１でフィードバックされ素子Ｕ１の出力により
信号Ｘは“Ｌｏ レベルとなる。その時、それぞれのフ
リップフロップＦＦ３がセットされ、次ステップのスタ
ート準備の状態となる。また、同時にフリップフロップ
ＦＦＩの出力ＦＦＩ−Ｑの立上がりでＤＬ４が起動され
る。Therefore, each processor 1-1.1-2 to l-n
When a wait instruction for synchronization is executed from , each flip-flop FF2 is set. As a result, the output of element U2 becomes open, and when all wired elements U2 connected to signal line 2 become open, a wait state is detected by flip-flop FFI, and its output FFI-Q becomes "Ho level". The signal X is fed back by the AND gate G1 and the output of the element U1 causes the signal X to become "Lo level." At that time, each flip-flop FF3 is set, and the state becomes ready for the start of the next step. At the same time, DL4 is activated at the rising edge of the output FFI-Q of the flip-flop FFI.
所定時間の°Ｈ” レベルの出力後はＤＬ４の出力は再
び“Ｌｏ レベルとなる。その時アンドゲートＧｌが動
作され、素子Ｕ１の出力がオープンとなり、信号Ｘが“
Ｈ” レベルとなる。更に、それぞれのフリップフロッ
プＦＦ４は信号Ｘの立上がりでセットされ、ＦＦ４から
それぞれのプロセッサ１−１．１−２〜１−ｎに対して
次ステップの起動が通知される。After outputting the °H level for a predetermined time, the output of DL4 becomes the "Lo level" again. At that time, the AND gate Gl is operated, the output of the element U1 becomes open, and the signal X becomes "
Furthermore, each flip-flop FF4 is set at the rising edge of the signal X, and the FF4 notifies each of the processors 1-1.1-2 to 1-n of the activation of the next step.
起動を受けたそれぞれのプロセッサ１−１．１−２〜ｌ
−ｎはウェイト状態が解除されると共に、フリップフロ
ップＦＦ４をクリアし、更に、ナントゲートＧ３を介し
てフリップフロップＦＦ２がクリアされ、次のウェイト
状態のために備えられる。Each processor 1-1.1-2 to l that received activation
-n is released from the wait state and clears the flip-flop FF4, and furthermore, the flip-flop FF2 is cleared via the Nant gate G3 and prepared for the next wait state.
また、この場合のＤＬ４は、ウェイトの検出から次ステ
ップのスタートを通知するまでの時間を調整するもので
あり、クロック信号φの１．５倍周期以上の遅延である
と良く、ディレィライン。Further, DL4 in this case is used to adjust the time from detection of the wait to notification of the start of the next step, and is preferably a delay of 1.5 times the cycle of the clock signal φ or more, and is used as a delay line.
モノマルチ、シフトレジスタなどを用いることでも良い
。It is also possible to use a monomulti, a shift register, etc.
この遅延時間Δを適宜に選択することでウェイト検出後
直ぐに次ステップを開始したり、特定時間の遅延によっ
てステップを起動させたりすることができる利点がある
。By appropriately selecting this delay time Δ, there is an advantage that the next step can be started immediately after the wait is detected, or the step can be activated with a delay of a specific time.
尚、次ステップの開始は割り込みを用いたり、または、
プログラムループによるフラッグチェックなどによって
行うこともできる。Note that the next step can be started using an interrupt, or
This can also be done by flag checking using a program loop.
以上説明したように、本発明によれば同期制御用の制御
部とそれぞれのブロモ・ンサとの間に接続される信号線
の接続本数を一つのブロモ・ノサに対して、従来のｎ＋
１本の接続本数を１本に削減することができ、インター
フェースの構造の簡素化が図れ、実用的効果は大である
。As explained above, according to the present invention, the number of signal lines connected between the control unit for synchronous control and each bromo sensor can be increased from the conventional n+
The number of connections can be reduced to one, the structure of the interface can be simplified, and the practical effects are great.
第１図は本発明の原理ブロック図。 第２図は本発明の一実施例を示す回路図。 第３図はタイムチャート図。 第４図は従来のブロック図を示す。 図において、 １−１．１−２〜１−ｎはプロセッサ。 ２は信号線。 第 １ 月 災禾のブ′ロツ２図 ％ ４ 図 FIG. 1 is a block diagram of the principle of the present invention. FIG. 2 is a circuit diagram showing an embodiment of the present invention. Figure 3 is a time chart. FIG. 4 shows a conventional block diagram. In the figure, 1-1.1-2 to 1-n are processors. 2 is the signal line. 1st month Brochure of Calamity 2 % 4 figure
Claims (1)
１、１−２〜１−ｎ）と該プロセッサ（１−１、１−２
〜１−ｎ）を制御する制御部（３）とを備え、それぞれ
の該プロセッサ（１−１、１−２〜１−ｎ）を同期して
処理させる同期制御方法であって、 前記制御部（３）には遅延同期信号発振回路（４）を設
け、 該遅延同期信号発振回路（４）と前記プロセッサ（１−
１、１−２〜１−ｎ）とはワイアード論理接続（５）が
形成された一つの信号線（２）によって接続すると共に
、 該プロセッサ（１−１、１−２〜１−ｎ）のウェイト状
態の検出と、次ステップの開始通知とが該信号線（２）
を介して制御されることを特徴とする同期制御方法。[Claims] A plurality of processors (1-
1, 1-2 to 1-n) and the processor (1-1, 1-2
~1-n), and causes each of the processors (1-1, 1-2 to 1-n) to perform processing in synchronization, the method comprising: (3) is provided with a delayed synchronization signal oscillation circuit (4), and the delay synchronization signal oscillation circuit (4) and the processor (1-
1, 1-2 to 1-n) are connected by one signal line (2) on which a wired logic connection (5) is formed, and the processors (1-1, 1-2 to 1-n) Detection of the wait state and notification of the start of the next step are carried out by the signal line (2).
A synchronous control method characterized by being controlled via.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087731A JPS61246868A (en) | 1985-04-24 | 1985-04-24 | Synchronization control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087731A JPS61246868A (en) | 1985-04-24 | 1985-04-24 | Synchronization control method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61246868A true JPS61246868A (en) | 1986-11-04 |
Family
ID=13923059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087731A Pending JPS61246868A (en) | 1985-04-24 | 1985-04-24 | Synchronization control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246868A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01310444A (en) * | 1988-06-08 | 1989-12-14 | Nippon Telegr & Teleph Corp <Ntt> | Parallel arithmetic processor |
-
1985
- 1985-04-24 JP JP60087731A patent/JPS61246868A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01310444A (en) * | 1988-06-08 | 1989-12-14 | Nippon Telegr & Teleph Corp <Ntt> | Parallel arithmetic processor |
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