JPS61246868A - 同期制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 独立して所定の処理が行える複数のプロセッサと各プロ
セッサを制御する制御部とをワイアード論理接続によっ
て形成することにより、各プロセッサが同期して起動を
行う場合、各プロセッサのウェイＩ・状態を検出して次
ステップのスタートを指示する制御が一つの信号線によ
って行われるようにしたものである。

〔産業上の利用分野〕

本発明は複数のプロセッサと制御部とを備えたマルチプ
ロセッサシステムの同期制御方法に係り、特に、各プロ
セッサの同期起動に際して、ワイアード論理接続によっ
て形成された信号線によって制御される同期制御方法に
関する。

所定の処理を実行するプログラムが格納された電子装置
などでは独立して所定の処理が行える複数のプロセッサ
と各プロセッサを制御する制御部とを備えたマルチプロ
セッサシステムが広く用いられている。

このようなプロセッサは単独で所定の処理を行うだけで
なく、各プロセッサを同期させて処理する場合があり、
この場合は制御部によって各プロセッサを同期するよう
制御することが行われる。

そこで、各プロセッサと制御部との間には制御するため
の信号線が接続されて形成されている。

この信号線は構成されるプロセッサの増加に伴い接続本
数が多数となり、特に、制御部におけるインターフェー
スの構造を複雑とするため、極力接続すべき信号線の本
数が少なくなることが要望されている。

〔従来の技術〕

従来は第４図の従来のブロック図に示すように構成され
ていた。

第４図に示すように、制御部１０とプロセッサ１−１．
１−２〜１−ｎとはそれぞれ信号線１２と１３とによっ
て接続されて構成されている。

そこで、プロセッサ１−１．１−２〜１−ｎを同期して
起動させる場合は、それぞれのプロセッサ１−１．１−
２〜１−ｎからのウェイト状態の信号Ｗを制御部１０の
検出回路１１によって検出し、全てのプロセッサ１−１
．１−２〜１−ｎがウェイト状態になった時、制御部１
ｏより次ステップの開始を通知する信号Ｔを出力しプロ
セッサ１−１．１−２〜１−ｎを起動させるように形成
されていた。

〔発明が解決しようとする問題点〕

このような構成では、制御部１ｏとプロセッサ１−１．
１−２〜１−ｎとの間には信号ＴとＷを送受信するため
の信号線１２と１３とが必要であり、この信号線１２と
１３とは構成されるプロセッサプロセッサ１−１．１−
２〜１−ｎが増加すると多数の本数となる。

したがって、インターフェースの占有スペースが大きく
なり、また、構造が複雑となり、機器の大型化およびコ
ストアップとなる問題を有していた。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示すように、制御部（３）には遅延同期信号発
振回路（４）を設け、該遅延同期信号発振回路（４）と
プロセッサ（１−１，１−２〜１−ｎ）とはワイアード
論理接続（５）が形成された一つの信号線（２）によっ
て接続すると共に、該プロセッサ（１−１，１−２〜１
−ｎ）のウェイト状態の検出と、次ステップの開始通知
とが該信号線（２）を介して制御されるようにしたもの
である。

このように制御することによって前述の問題点は解決さ
れる。

〔作　用〕

即ち、制御部とそれぞれのプロセッサとの間をワイアー
ド論理接続によって形成することにより、該プロセッサ
のウェイト状態の検出と、次ステップの開始通知とが一
つの信号線によって制御を行うことができるようにした
ものである。

したがって、制御部とそれぞれのプロセッサとの間に接
続される信号線の本数は大幅に削減され、インターフェ
ースの構造の簡素化およびコストダウンが図れる。

〔実施例〕

以下本発明を第２図および第３図の一実施例によって詳
細に説明する。第２図は本発明の一実施例を示す回路図
、第３図はタイムチャート図である。全図を通じ、同一
符号は同一対象物を示す。

第２図に示すように、制御部３に設けられた遅延同期信
号発振回路（以下ＤＬと称する）４とプロセッサ１−１
．１−２〜１−ｎとはワイアード論理素子（以下素子と
称する）Ｕｌ、Ｕ２によって接続された信号線２を介し
て制御されるようにしたものである。

フリップフロップＦＦＩは信号線２の状態を検出し、フ
リップフロップＦＦ２はプロセッサ１−１．１−２〜ｌ
−ｎがウェイト状態になった時セットされ、フリップフ
ロップＦＦ３は最初の信号線２の“Ｈｏ　レベルでフリ
ップフロップＦＦ４をセントし、また、フリップフロッ
プＦＦ４はアンドゲートＧ２により２回目の“Ｈ”　レ
ベルにより次ステップのスタートを通知するように形成
されている。

以下、全プロセッサ１−１．１−２〜ｌ−ｎのセルがウ
ェイト状態になり、次ステップの起動が行われる動作を
第３図によって説明する。

初期状態における全フリップフロツブＦＦ　１゜ＦＦ２
．ＦＦ３．ＦＦ４の出力Ｑは“Ｌｏ　レベルであり、ま
た、ＤＬ４の出力Ｙも　“Ｌ”　レベルである。

したがって、制御部３の素子Ｕ１の出力はオープン状態
となる。

そこで、それぞれのプロセッサ１−１．１−２〜ｌ−ｎ
から同期のためのウェイト命令が実行されると、それぞ
れのフリップフロップＦＦ２がセットされる。これによ
り素子Ｕ２の出力がオープンとなり、信号線２に接続さ
れている全てのワイアード素子Ｕ２がオープンになれば
、フリップフロップＦＦＩよりウェイト状態が検出され
、その出力ＦＦＩ−Ｑが“Ｈｏ　レベルとなり、アンド
ゲートＧ１でフィードバックされ素子Ｕ１の出力により
信号Ｘは“Ｌｏ　レベルとなる。その時、それぞれのフ
リップフロップＦＦ３がセットされ、次ステップのスタ
ート準備の状態となる。また、同時にフリップフロップ
ＦＦＩの出力ＦＦＩ−Ｑの立上がりでＤＬ４が起動され
る。

所定時間の°Ｈ”　レベルの出力後はＤＬ４の出力は再
び“Ｌｏ　レベルとなる。その時アンドゲートＧｌが動
作され、素子Ｕ１の出力がオープンとなり、信号Ｘが“
Ｈ”　レベルとなる。更に、それぞれのフリップフロッ
プＦＦ４は信号Ｘの立上がりでセットされ、ＦＦ４から
それぞれのプロセッサ１−１．１−２〜１−ｎに対して
次ステップの起動が通知される。

起動を受けたそれぞれのプロセッサ１−１．１−２〜ｌ
−ｎはウェイト状態が解除されると共に、フリップフロ
ップＦＦ４をクリアし、更に、ナントゲートＧ３を介し
てフリップフロップＦＦ２がクリアされ、次のウェイト
状態のために備えられる。

また、この場合のＤＬ４は、ウェイトの検出から次ステ
ップのスタートを通知するまでの時間を調整するもので
あり、クロック信号φの１．５倍周期以上の遅延である
と良く、ディレィライン。

モノマルチ、シフトレジスタなどを用いることでも良い
。

この遅延時間Δを適宜に選択することでウェイト検出後
直ぐに次ステップを開始したり、特定時間の遅延によっ
てステップを起動させたりすることができる利点がある
。

尚、次ステップの開始は割り込みを用いたり、または、
プログラムループによるフラッグチェックなどによって
行うこともできる。

〔発明の効果〕

以上説明したように、本発明によれば同期制御用の制御
部とそれぞれのブロモ・ンサとの間に接続される信号線
の接続本数を一つのブロモ・ノサに対して、従来のｎ＋
１本の接続本数を１本に削減することができ、インター
フェースの構造の簡素化が図れ、実用的効果は大である
。

【図面の簡単な説明】

第１図は本発明の原理ブロック図。 第２図は本発明の一実施例を示す回路図。 第３図はタイムチャート図。 第４図は従来のブロック図を示す。 図において、 １−１．１−２〜１−ｎはプロセッサ。 ２は信号線。 第　１　月 災禾のブ′ロツ２図 ％　４　図

Claims (1)

1. 【特許請求の範囲】 独立して所定の処理が行われる複数のプロセッサ（１−
   １、１−２〜１−ｎ）と該プロセッサ（１−１、１−２
   〜１−ｎ）を制御する制御部（３）とを備え、それぞれ
   の該プロセッサ（１−１、１−２〜１−ｎ）を同期して
   処理させる同期制御方法であって、 前記制御部（３）には遅延同期信号発振回路（４）を設
   け、 該遅延同期信号発振回路（４）と前記プロセッサ（１−
   １、１−２〜１−ｎ）とはワイアード論理接続（５）が
   形成された一つの信号線（２）によって接続すると共に
   、 該プロセッサ（１−１、１−２〜１−ｎ）のウェイト状
   態の検出と、次ステップの開始通知とが該信号線（２）
   を介して制御されることを特徴とする同期制御方法。