JPS61248105A - 機器内制御装置 - Google Patents
機器内制御装置Info
- Publication number
- JPS61248105A JPS61248105A JP8929385A JP8929385A JPS61248105A JP S61248105 A JPS61248105 A JP S61248105A JP 8929385 A JP8929385 A JP 8929385A JP 8929385 A JP8929385 A JP 8929385A JP S61248105 A JPS61248105 A JP S61248105A
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- Japan
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- address
- data
- cpu
- memory
- controlling
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリーから制御データを次々と読出してＣ
ＰＵの制御により被制御回路をディジタル制御するよう
にしたディジタル機器の機器内制御装置に関する。
ＰＵの制御により被制御回路をディジタル制御するよう
にしたディジタル機器の機器内制御装置に関する。
メモリーから読出された制御データでもって被制御回路
がＣＰＵによって制御されるようにした機器内制御装置
において、被制御回路の機能ごとに付された制御番地と
、上記メモリーの対応アドレスとを一致させると共に、
外部インターフェースからの制御データに上記制御番地
と合致したアドレスを付し、これによってＣＰＵのデー
タ転送に要する負担を大巾に軽減したものである。
がＣＰＵによって制御されるようにした機器内制御装置
において、被制御回路の機能ごとに付された制御番地と
、上記メモリーの対応アドレスとを一致させると共に、
外部インターフェースからの制御データに上記制御番地
と合致したアドレスを付し、これによってＣＰＵのデー
タ転送に要する負担を大巾に軽減したものである。
ディジタルＩＣ回路が用いられているテレビ受像機、Ｖ
ＴＲ，テープレコーダ等の映像機器及び音響機器が普及
しつつあるが、これらのディジタル化された機器の多く
はインナーバスシステムを採用している。インナーバス
システムにおいては、機器内にＣＰＵ、インナーバス、
メモリー等を設け、このメモリーに各回路の動作設定値
を記憶させて置き、通常の動作時にはＣＰＵにより上記
設定値を読み出し、読み出されたデータをインナーバス
を通じて所定の回路に供給することにより、各ＩＣに所
定の動作を行わせるようにしている。
ＴＲ，テープレコーダ等の映像機器及び音響機器が普及
しつつあるが、これらのディジタル化された機器の多く
はインナーバスシステムを採用している。インナーバス
システムにおいては、機器内にＣＰＵ、インナーバス、
メモリー等を設け、このメモリーに各回路の動作設定値
を記憶させて置き、通常の動作時にはＣＰＵにより上記
設定値を読み出し、読み出されたデータをインナーバス
を通じて所定の回路に供給することにより、各ＩＣに所
定の動作を行わせるようにしている。
これと共にキーボードあるいはリモコン等の外部操作に
よりＣＰＵ及びインナーバスを介して各ＩＣを制御する
ようにしている。
よりＣＰＵ及びインナーバスを介して各ＩＣを制御する
ようにしている。
このようなインナーバスシステムに用いられるインナー
バスとしては、従来より２線式のものと３線式のものと
が主流聚占めている。２線式バスはデータの伝送路とク
ロックの伝送路とから成るもので、この方式は特開昭５
７−１０６２６２号公報に開示される通信方式を利用し
ている。、３線式のバスはデータの伝送路とクロックの
伝送路とデータブロックを識別するアイデント信号の伝
送路とから成るものである。
バスとしては、従来より２線式のものと３線式のものと
が主流聚占めている。２線式バスはデータの伝送路とク
ロックの伝送路とから成るもので、この方式は特開昭５
７−１０６２６２号公報に開示される通信方式を利用し
ている。、３線式のバスはデータの伝送路とクロックの
伝送路とデータブロックを識別するアイデント信号の伝
送路とから成るものである。
上述したインナーバスシステムが設けられた電子機器は
、内部配線が著しく単純化されるだけでなく、製造時及
びサービス時における調整が全てソフトウェアでコント
ロールされ、従って調整の標準化、共通化及び簡易化等
が可能となり、これによって製造コストの低減を含む総
合的なコストダウンが期待できる。またインナーバス対
応のＩＣを追加すれば、多機能化、高性能化が容易に実
現できる。
、内部配線が著しく単純化されるだけでなく、製造時及
びサービス時における調整が全てソフトウェアでコント
ロールされ、従って調整の標準化、共通化及び簡易化等
が可能となり、これによって製造コストの低減を含む総
合的なコストダウンが期待できる。またインナーバス対
応のＩＣを追加すれば、多機能化、高性能化が容易に実
現できる。
上述のようなインナーバスを採用したＴＶ受像機、ＶＴ
Ｒなどにおいては、リモートコントローラ又は外部入力
で制御データ（ピクチャレベルやボリュームなど）を変
更する場合、外部インターフェース及びインナーバスを
通じてＣＰＵが制御データを一旦受取り、次に不揮発性
メモリーに転送して記憶させる。なお不揮発性メモリー
を使用するのは、機器の電源オフ直前のピクチャやボリ
ュームなどの設定状態を保持し、また機器の操作や調整
に応じて制御データをリフレッシュ可能にするためであ
る。
Ｒなどにおいては、リモートコントローラ又は外部入力
で制御データ（ピクチャレベルやボリュームなど）を変
更する場合、外部インターフェース及びインナーバスを
通じてＣＰＵが制御データを一旦受取り、次に不揮発性
メモリーに転送して記憶させる。なお不揮発性メモリー
を使用するのは、機器の電源オフ直前のピクチャやボリ
ュームなどの設定状態を保持し、また機器の操作や調整
に応じて制御データをリフレッシュ可能にするためであ
る。
外部から制御データがＣＰＵに転送されたとき、そのデ
ータの種類（属性）を示すアドレス形式やデータ形式（
フォーマット）が機器内で使用する″ 形式と異なって
いる場合、ＣＰＵはこれらのアドレス形式やデータ形式
を機器内の使用形式と整合させるために変換作業を行わ
なければならない。
ータの種類（属性）を示すアドレス形式やデータ形式（
フォーマット）が機器内で使用する″ 形式と異なって
いる場合、ＣＰＵはこれらのアドレス形式やデータ形式
を機器内の使用形式と整合させるために変換作業を行わ
なければならない。
またＣＰＵからメモリーへ出力する場合、データ自体の
アドレスとメモリーのアドレスとが相違していると、ア
ドレスの変換操作をしてからメモリーに導出し、また読
出し時にも読出されたデータを機器内の使用形式に変換
しなければならない。
アドレスとメモリーのアドレスとが相違していると、ア
ドレスの変換操作をしてからメモリーに導出し、また読
出し時にも読出されたデータを機器内の使用形式に変換
しなければならない。
従って、ＣＰＵのプログラム容量が不足したり、処理時
間が長くなって制御速度が低下する問題が生じる。
間が長くなって制御速度が低下する問題が生じる。
本発明の機器内制御装置は、第１図のように、機器内バ
スで結合されたＣＰＵ４、メモリー５、被制御回路（１
〜３）、外部インターフェース（７，８）から成り、上
記被制御回路の機能ブロックごとに特定の制御番地が付
されている。上記ＣＰＵ４は上記制御番地を基に被制御
回路（１〜３）と制御データの送受信を行っている。上
記制御データを記憶する上記メモリー５の対応アドレス
は上記制御番地と合致していると共に、上記外部インタ
ーフェース（７，８）は外来制御データに上記制御番地
と合致したアドレスを付してＣＰＵに転送するデコーダ
を備えている。
スで結合されたＣＰＵ４、メモリー５、被制御回路（１
〜３）、外部インターフェース（７，８）から成り、上
記被制御回路の機能ブロックごとに特定の制御番地が付
されている。上記ＣＰＵ４は上記制御番地を基に被制御
回路（１〜３）と制御データの送受信を行っている。上
記制御データを記憶する上記メモリー５の対応アドレス
は上記制御番地と合致していると共に、上記外部インタ
ーフェース（７，８）は外来制御データに上記制御番地
と合致したアドレスを付してＣＰＵに転送するデコーダ
を備えている。
ＣＰＵ４はデータ転送に際してアドレスの変換作業を行
う必要が無・く、データ送受信の負担は大巾に軽減され
る。
う必要が無・く、データ送受信の負担は大巾に軽減され
る。
第１図は本発明の実施例を示すＴＶ受像機の要部ブロッ
ク図である。受像機内には、処理機能をディジタル化し
た信号プロセッサとしての選局回路１、ビデオ処理回路
２、音声処理回路３などが設けられ、これらの被制御回
路は数個のＩＣで構成され、ＣＰＵ４及びメモリー５と
インナーバス６を通じて相互に結合されている。なおＣ
ＰＵ４は演算ユニット、レジスタ、ＲＯＭ、ＲＡＭから
成るマイクロコンピュータであり、メモリー５は書込み
、消去可能な不揮発ＲＯＭで、制御又は調整データを記
憶している。
ク図である。受像機内には、処理機能をディジタル化し
た信号プロセッサとしての選局回路１、ビデオ処理回路
２、音声処理回路３などが設けられ、これらの被制御回
路は数個のＩＣで構成され、ＣＰＵ４及びメモリー５と
インナーバス６を通じて相互に結合されている。なおＣ
ＰＵ４は演算ユニット、レジスタ、ＲＯＭ、ＲＡＭから
成るマイクロコンピュータであり、メモリー５は書込み
、消去可能な不揮発ＲＯＭで、制御又は調整データを記
憶している。
７及び８はインナーバス６の端に連らなるデコーダで、
デコーダ７はリモートコントローラからの入力を制御デ
ータに変換するものである。デコーダ８は、外部の機器
からの制御情報を制御データに変換するための外部イン
ターフェース用である。
デコーダ７はリモートコントローラからの入力を制御デ
ータに変換するものである。デコーダ８は、外部の機器
からの制御情報を制御データに変換するための外部イン
ターフェース用である。
制御データとは、例えば選局回路１においては周波数で
あり、ビデオ処理回路２においてはピクチャ、カラー、
ヒユー、プライト、シャープネスなどであり、音声処理
回路３においては音量、左右バランスなどである。
あり、ビデオ処理回路２においてはピクチャ、カラー、
ヒユー、プライト、シャープネスなどであり、音声処理
回路３においては音量、左右バランスなどである。
ＣＰＵ４はメモリー５から制御データを周期的に読出し
、このデータを選局回路ｌ、ビデオ処理回路２、音声処
理回路３に転送し、各回路の動作点をリフレッシュする
。これはノイズ等により各回路１，２．３の制御データ
が破壊されたときの対策である。
、このデータを選局回路ｌ、ビデオ処理回路２、音声処
理回路３に転送し、各回路の動作点をリフレッシュする
。これはノイズ等により各回路１，２．３の制御データ
が破壊されたときの対策である。
またリモートコントローラからリモコン用デコーダ７に
制御データが与えられると、ＣＰＵ４はデコーダ７の出
力を読出し、メモリー５の内容を更新し、更に回路１〜
３に制御データを導出する。
制御データが与えられると、ＣＰＵ４はデコーダ７の出
力を読出し、メモリー５の内容を更新し、更に回路１〜
３に制御データを導出する。
同様に外部から制御データがデコーダ８に与えられると
、ＣＰＵ４はデコーダ８の出力を読出し、メモリー５の
内容を更新し、回路１〜３にこの更新内容を伝える。ま
た外部から制御データを知りたいとの要求があると、Ｃ
ＰＵ４はメモリー５の内容を読出してデコーダ８に転送
し、デコーダ８は受取ったデータを外部に導出する。
、ＣＰＵ４はデコーダ８の出力を読出し、メモリー５の
内容を更新し、回路１〜３にこの更新内容を伝える。ま
た外部から制御データを知りたいとの要求があると、Ｃ
ＰＵ４はメモリー５の内容を読出してデコーダ８に転送
し、デコーダ８は受取ったデータを外部に導出する。
第２図はＣＰＵ４がインナーバス６を通じて発信、受信
する転送データのフォーマットであり、特定のスタート
コンディシランＳの後でスレーブアドレスＳＬＶを送出
して被制御回路の一つを指定する。次にデータの発信又
は受信（メモリー５がスレーブとして選択された場合に
は書込み／続出し）をＲ／Ｗビットで指示し、更にアク
ルッジピットＡの後にサブアドレスＳＵＢを送出し、ス
レーブ内の制御対象の機能（項目）を特定する。
する転送データのフォーマットであり、特定のスタート
コンディシランＳの後でスレーブアドレスＳＬＶを送出
して被制御回路の一つを指定する。次にデータの発信又
は受信（メモリー５がスレーブとして選択された場合に
は書込み／続出し）をＲ／Ｗビットで指示し、更にアク
ルッジピットＡの後にサブアドレスＳＵＢを送出し、ス
レーブ内の制御対象の機能（項目）を特定する。
例えばビデオ処理回路２については、輝度調整、コント
ラスト調整、色相調整−・−・・・−・−−−−−−−
−−の１つをサブアドレスで指定する。次にアクルッジ
ビットＡの後に制御データＤＡＴＡを導出し、これによ
って所要の制御、調整を行ってから、ストップコンディ
ションＰでバス占有を終了させる。
ラスト調整、色相調整−・−・・・−・−−−−−−−
−−の１つをサブアドレスで指定する。次にアクルッジ
ビットＡの後に制御データＤＡＴＡを導出し、これによ
って所要の制御、調整を行ってから、ストップコンディ
ションＰでバス占有を終了させる。
被制御回路である選局回路１、ビデオ処理回路２、音声
処理回路３内の各機能でブロックは、上述の如くサブア
ドレスで区別されている。次に一例を示す（Ｈは１６進
数）。
処理回路３内の各機能でブロックは、上述の如くサブア
ドレスで区別されている。次に一例を示す（Ｈは１６進
数）。
選局回路１
サブアドレス 機 能
０１ ＨＶＣＯ
０２ＨＡＰＴ
０３ ＨＲＰ ＡＧＣ
０４Ｈサブキャリアトラップ
０５ ＨＩＦ ＡＧＣ
ビデオ処理回路２
サブアドレス 機 能
ＯＡＨ輝度調整
０Ｂ）１ 色飽和度調整
ＯＣＨコントラスト調整
ＯＤＨ色相調整
ＯＥＨシャープネス調整
ＯＦＨＲ色温度
１０ＨＧ色部度
ｌＩＨＢ色温度
１２Ｈ垂直リニアリティ
１３Ｈ垂直補正
１４Ｈシフト
１５Ｈ水平周波数
１６Ｈ垂直周波数
１７Ｈピクチャレベル
音声処理回路３
サブアドレス 機 能
２１ Ｌチャンネルボリューム１２２
Ｒチャンネルボリューム１２３ Ｌチ
ャンネルボリューム２２４ Ｒチャンネルボ
リューム２２５ 低音制御 ２６ 高音制御 メモリー５は上記各機能でロックの制御データを記憶す
る。この実施例ではメモリー５のアドレスを上記サブア
ドレスと一致させている。従って回路１〜３の制御デー
タをリフレッシュするためにメモリー５の所定アドレス
から読出されたデータは、そのメモリーアドレスをその
ままサブアドレスとしてＣＰＵ４から制御データと共に
回路１〜３に転送すればよい。即ち、ＣＰＵ４における
アドレス変換作業は不要である。
Ｒチャンネルボリューム１２３ Ｌチ
ャンネルボリューム２２４ Ｒチャンネルボ
リューム２２５ 低音制御 ２６ 高音制御 メモリー５は上記各機能でロックの制御データを記憶す
る。この実施例ではメモリー５のアドレスを上記サブア
ドレスと一致させている。従って回路１〜３の制御デー
タをリフレッシュするためにメモリー５の所定アドレス
から読出されたデータは、そのメモリーアドレスをその
ままサブアドレスとしてＣＰＵ４から制御データと共に
回路１〜３に転送すればよい。即ち、ＣＰＵ４における
アドレス変換作業は不要である。
またデコーダ７．８からの外部制御データをＣＰＵ４が
受信してメモリー５の内容を更新する場合に、デコーダ
７．８は制御データの属性を示すアドレスをデータに付
して転送する。この場合も、属性アドレスと上記のサブ
アドレスとを一致させている。従ってＣＰＵ４はデコー
ダ７又は８から転送されたデータの属性アドレス（サブ
アドレス）をメモリーのアドレスに転用して単にメモリ
ー５にデータを転送するだけで、メモリー５の内容を更
新することができる。
受信してメモリー５の内容を更新する場合に、デコーダ
７．８は制御データの属性を示すアドレスをデータに付
して転送する。この場合も、属性アドレスと上記のサブ
アドレスとを一致させている。従ってＣＰＵ４はデコー
ダ７又は８から転送されたデータの属性アドレス（サブ
アドレス）をメモリーのアドレスに転用して単にメモリ
ー５にデータを転送するだけで、メモリー５の内容を更
新することができる。
更にデコーダ７．８は、外部データをＣＰＵ４からメモ
リー５に送り込む際に、出力データフォーマットを、Ｃ
ＰＵ４が回路１〜３に転送するデータフォーマット（つ
まり内部処理のデータフォーマット）と一致させるよう
にデータ変換を行う。
リー５に送り込む際に、出力データフォーマットを、Ｃ
ＰＵ４が回路１〜３に転送するデータフォーマット（つ
まり内部処理のデータフォーマット）と一致させるよう
にデータ変換を行う。
例えば第３図に示すようにデコーダ７又は８にピクチャ
レベルを最小値にセットしろと云う命令が外部から与え
られたとする。このピクチャレベルのデータは８ビツト
で最小値２５５、最大値０である。デコーダ７又は８は
このデータを機器内部の処理データのフォーマット（最
小値０、最大値２５５）と整合するようにデータフォー
マットを変換する。
レベルを最小値にセットしろと云う命令が外部から与え
られたとする。このピクチャレベルのデータは８ビツト
で最小値２５５、最大値０である。デコーダ７又は８は
このデータを機器内部の処理データのフォーマット（最
小値０、最大値２５５）と整合するようにデータフォー
マットを変換する。
従ってデコーダ７又は８からはピクチャミニマムのデー
タＯＯＨがアドレス１７Ｈを付してＣＰＵ４に転送され
る。ＣＰＵ４はアドレス１７Ｈを弁別して、ビデオ処理
回路２のスレーブアドレスを指定し、同一のサブアドレ
ス１７Ｈをデータ００Ｈに付してバス６に導出する。ビ
デオ処理回路２はこのデータを受信してピクチャミニマ
ムを最小値Ｏにセットするように動作する。
タＯＯＨがアドレス１７Ｈを付してＣＰＵ４に転送され
る。ＣＰＵ４はアドレス１７Ｈを弁別して、ビデオ処理
回路２のスレーブアドレスを指定し、同一のサブアドレ
ス１７Ｈをデータ００Ｈに付してバス６に導出する。ビ
デオ処理回路２はこのデータを受信してピクチャミニマ
ムを最小値Ｏにセットするように動作する。
同時に、ＣＰＵ４はアドレス１７Ｈとデータ００Ｈをそ
のままメモリー５に転送して、メモリー５のアドレス１
７Ｈにおけるピクチャレベルの制御データをＯＯＨに変
更する。
のままメモリー５に転送して、メモリー５のアドレス１
７Ｈにおけるピクチャレベルの制御データをＯＯＨに変
更する。
従ってメモリー５内のデータフォーマットはＣＰＵ４が
被制御回路に導出するデータのフォーマットと一致して
いるから、リフレッシュ時にＣＰＵ４はメモリー５の読
出しデータのフォーマット及びアドレスを全く変更せず
に直接に被制御回路（１〜３）に転送することができる
。
被制御回路に導出するデータのフォーマットと一致して
いるから、リフレッシュ時にＣＰＵ４はメモリー５の読
出しデータのフォーマット及びアドレスを全く変更せず
に直接に被制御回路（１〜３）に転送することができる
。
本発明はＣＰＵが制御する機器内の制御対象のアドレス
と、制御データを記憶するメモリーのアドレスと、外来
データの属性を示すアドレスとを互に一敗させたので、
ＣＰＵはデータ転送に際してアドレス変更の演算を行う
必要がなく、処理時間及びプログラムの容量に関してＣ
ＰＵの負担が大巾に軽減される。
と、制御データを記憶するメモリーのアドレスと、外来
データの属性を示すアドレスとを互に一敗させたので、
ＣＰＵはデータ転送に際してアドレス変更の演算を行う
必要がなく、処理時間及びプログラムの容量に関してＣ
ＰＵの負担が大巾に軽減される。
第１図は本発明を適用したＴＶ受像機の要部ブロック図
、第２図はインナーバスを通じて転送されるデータのフ
ォーマット図、第３図は第１図の動作を示すデータ流れ
図である。 なお図面に用いた符号において、 １−・−−−−一−−・−−−−−−−−一選局回路２
−・−−−−−−一−−−−・−−−−−ビデオ処理回
路３−・−−−−ｍ−−−−・−−−−−−一音声処理
回路４−−−−−−−−−−−−・−−−−−−ＣＰ
Ｕ５−−−−−−−一・・−−−−一−−−−′メモリ
ー６−・−・−・−−−−−・−・−インナーバス７・
・・−−−−−・−・−・・−・−・リモコンデコーダ
８−−−−−−−−−−−一・−−−−−一外部インタ
ーフェースデコーダである。
、第２図はインナーバスを通じて転送されるデータのフ
ォーマット図、第３図は第１図の動作を示すデータ流れ
図である。 なお図面に用いた符号において、 １−・−−−−一−−・−−−−−−−−一選局回路２
−・−−−−−−一−−−−・−−−−−ビデオ処理回
路３−・−−−−ｍ−−−−・−−−−−−一音声処理
回路４−−−−−−−−−−−−・−−−−−−ＣＰ
Ｕ５−−−−−−−一・・−−−−一−−−−′メモリ
ー６−・−・−・−−−−−・−・−インナーバス７・
・・−−−−−・−・−・・−・−・リモコンデコーダ
８−−−−−−−−−−−一・−−−−−一外部インタ
ーフェースデコーダである。
Claims (1)
- 機器内バスで結合されたＣＰＵ、メモリー、被制御回路
、外部インターフェースから成り、上記被制御回路の機
能ブロックごとに特定の制御番地が付されていて、上記
ＣＰＵは上記制御番地を基に被制御回路と制御データの
送受信を行うようにした機器内制御装置であって、上記
制御データを記憶する上記メモリーの対応アドレスは上
記制御番地と合致していると共に、上記外部インターフ
ェースは外来制御データに上記制御番地と合致したアド
レスを付してＣＰＵに転送するデコーダを備えているこ
とを特徴とする機器内制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8929385A JPS61248105A (ja) | 1985-04-25 | 1985-04-25 | 機器内制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8929385A JPS61248105A (ja) | 1985-04-25 | 1985-04-25 | 機器内制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248105A true JPS61248105A (ja) | 1986-11-05 |
Family
ID=13966635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8929385A Pending JPS61248105A (ja) | 1985-04-25 | 1985-04-25 | 機器内制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248105A (ja) |
-
1985
- 1985-04-25 JP JP8929385A patent/JPS61248105A/ja active Pending
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