JPS61248460A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61248460A JPS61248460A JP60088583A JP8858385A JPS61248460A JP S61248460 A JPS61248460 A JP S61248460A JP 60088583 A JP60088583 A JP 60088583A JP 8858385 A JP8858385 A JP 8858385A JP S61248460 A JPS61248460 A JP S61248460A
- Authority
- JP
- Japan
- Prior art keywords
- well
- type
- resistance
- type well
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に、抵抗を集積化した相
補型絶縁ゲートトランジスタ装置（０ＭＯ８）Ｋ関する
。
補型絶縁ゲートトランジスタ装置（０ＭＯ８）Ｋ関する
。
従来の半導体装置上に集積された抵抗（以下モノリシッ
ク抵抗）は、例えばアナログ信号処理が主体のバイポー
ラＩＣではベース拡散層抵抗（以下ＢＲ低抵抗が多用さ
れている。しかしながら、デジタル信号処理が主体の０
ＭＯ８−ＩＣではモノリシック抵抗はあまり用いられな
かった。バイポーラＩＣのＢＲ低抵抗ついて＆瓜例えば
「集積回路工学（１）」柳井、永田著 コロナ社に、Ｃ
ＭＯ８ＩＣに関しては、例えば、日経エレクトロニクス
１９８０年１０月２７日号 Ｐ１７５などに述べられ
ている。
ク抵抗）は、例えばアナログ信号処理が主体のバイポー
ラＩＣではベース拡散層抵抗（以下ＢＲ低抵抗が多用さ
れている。しかしながら、デジタル信号処理が主体の０
ＭＯ８−ＩＣではモノリシック抵抗はあまり用いられな
かった。バイポーラＩＣのＢＲ低抵抗ついて＆瓜例えば
「集積回路工学（１）」柳井、永田著 コロナ社に、Ｃ
ＭＯ８ＩＣに関しては、例えば、日経エレクトロニクス
１９８０年１０月２７日号 Ｐ１７５などに述べられ
ている。
従来、０ＭＯ８−ＩＣにおいてモノリシック抵抗を用い
る場合、例えばＮ型基板、Ｐウェル構造の０ＭＯ８の場
合、ＰＭＯ８のソース及びドレインと同時に形成される
Ｐを拡散抵抗が用いららている。Ｐ散拡散層抵抗は、面
積抵抗率（正方形あたりの抵抗値、以下シート抵抗）が
１０Ω〜５０Ω程度と小さいため、ＢＲ低抵抗同等レベ
ルの、絶対精度、相対精度、温度係数。
る場合、例えばＮ型基板、Ｐウェル構造の０ＭＯ８の場
合、ＰＭＯ８のソース及びドレインと同時に形成される
Ｐを拡散抵抗が用いららている。Ｐ散拡散層抵抗は、面
積抵抗率（正方形あたりの抵抗値、以下シート抵抗）が
１０Ω〜５０Ω程度と小さいため、ＢＲ低抵抗同等レベ
ルの、絶対精度、相対精度、温度係数。
逆バイアス電圧依存性などを期待出来る。しかしながら
、シート抵抗が小さいため高抵抗を必要とする場合には
、レイアウト面積および寄生容量の増加を覚悟しなけれ
ばならない。より高抵抗を得る手段としてＰウェル抵抗
を用いることは従来から知られていたが、不純物濃度が
低いために本質的に電圧係数、逆バイアス電圧係数が著
しく悪いために、抵抗値精度の不要な場所、たとえばプ
ルアップ抵抗などに用いられておりＰウェル抵抗を精度
よ（作ろうとする試みはなされていなかった。
、シート抵抗が小さいため高抵抗を必要とする場合には
、レイアウト面積および寄生容量の増加を覚悟しなけれ
ばならない。より高抵抗を得る手段としてＰウェル抵抗
を用いることは従来から知られていたが、不純物濃度が
低いために本質的に電圧係数、逆バイアス電圧係数が著
しく悪いために、抵抗値精度の不要な場所、たとえばプ
ルアップ抵抗などに用いられておりＰウェル抵抗を精度
よ（作ろうとする試みはなされていなかった。
本発明の目的は、０ＭＯ８−ＩＣにおいて、ウェルを用
いたモノリシック抵抗を相対精度良く形成する手段を提
供することにある。
いたモノリシック抵抗を相対精度良く形成する手段を提
供することにある。
例えばＮ型基板、Ｐ−ウェル（ＷＩＬＬ）構成の０ＭＯ
８の場合には、Ｐ−ウェル（ＷＥＬＬ）を抵抗として用
いる場合には、アルミ配線と直接コンタクトを取ること
が出来ないために、Ｐ散拡散層を介して電気的に接続す
る。本発明は、このＰ散拡散層を積極的忙活用すること
により、Ｐ−ウェル抵抗の端子部の形状効果を少なくし
、比精度（相対精度）を向上させるものである。
８の場合には、Ｐ−ウェル（ＷＥＬＬ）を抵抗として用
いる場合には、アルミ配線と直接コンタクトを取ること
が出来ないために、Ｐ散拡散層を介して電気的に接続す
る。本発明は、このＰ散拡散層を積極的忙活用すること
により、Ｐ−ウェル抵抗の端子部の形状効果を少なくし
、比精度（相対精度）を向上させるものである。
矛１図に本発明の一実施例であるウェル抵抗のパターン
を示す図を、矛２図に矛１図のＷＥＬＬ抵抗の断面図を
示す。才１図および、１？２図において、１はＰ型のク
エ／Ｉ／、２および３はＰ減拡散層、４および５はアル
ミ配線パターン。
を示す図を、矛２図に矛１図のＷＥＬＬ抵抗の断面図を
示す。才１図および、１？２図において、１はＰ型のク
エ／Ｉ／、２および３はＰ減拡散層、４および５はアル
ミ配線パターン。
６および７はＰ散拡散層とアルミ配線とのコンタクト、
８．９および１０はＳｉＯ，による絶縁層、１１はＮ型
基板、１６は絶縁保護膜である。
８．９および１０はＳｉＯ，による絶縁層、１１はＮ型
基板、１６は絶縁保護膜である。
矛１図からも判る様にＰ−ウェル１とアルミ配線４およ
び５を電気的に接続するには、Ｐ型拡散層２および３を
使用する。この時、Ｐ−ウェルのシート抵抗値は、５に
Ω〜１０にΩ１０程度であるのに対して、Ｐ散拡散層の
シート抵抗は１０〜５０Ω１０と大幅く小さいため１．
ｔＦｊ図に見られる様釦、Ｐ型拡散層２および３の＠（
Ｗｓ ）をＰ−ウェル１の＠（凧）より大きくか１長さ
方向（Ｌ）Ｋ対して垂直に取ることＫより、ＢＲ，抵抗
に見られる様な端子部分のパターンによる形状効果の影
響を受けることなく、抵抗値をほぼＬ／Ｗ、によって決
定することが可能となり、複数個のＷＥＬＬ抵抗間抵抗
比精度がとりやす（なる。
び５を電気的に接続するには、Ｐ型拡散層２および３を
使用する。この時、Ｐ−ウェルのシート抵抗値は、５に
Ω〜１０にΩ１０程度であるのに対して、Ｐ散拡散層の
シート抵抗は１０〜５０Ω１０と大幅く小さいため１．
ｔＦｊ図に見られる様釦、Ｐ型拡散層２および３の＠（
Ｗｓ ）をＰ−ウェル１の＠（凧）より大きくか１長さ
方向（Ｌ）Ｋ対して垂直に取ることＫより、ＢＲ，抵抗
に見られる様な端子部分のパターンによる形状効果の影
響を受けることなく、抵抗値をほぼＬ／Ｗ、によって決
定することが可能となり、複数個のＷＥＬＬ抵抗間抵抗
比精度がとりやす（なる。
Ｐ−ウェルの不純物濃度の低さに起因して、温度係数や
逆バイアス電圧係数が大きいため、抵抗値の絶対精度が
要求される用途あるいは、振幅の大きな交流信号が乗る
様な用途には向かないが、例えば、才１図に示す抵抗を
複数個直列接続して分圧電圧を得るために用いることな
どは逆バイアス電圧像数分をあらかじめ加味しておいて
設計を行なうことにより十分可能である。
逆バイアス電圧係数が大きいため、抵抗値の絶対精度が
要求される用途あるいは、振幅の大きな交流信号が乗る
様な用途には向かないが、例えば、才１図に示す抵抗を
複数個直列接続して分圧電圧を得るために用いることな
どは逆バイアス電圧像数分をあらかじめ加味しておいて
設計を行なうことにより十分可能である。
矛５図に本発明の別の実施例であるＰ−ウェル抵抗のパ
ターンを示す。また才４図に、才３図に対応する断面図
を示す。才３図および才４図において、１はＰ−ウェル
、２．３および１２はＰ散拡散層、４．５および１３は
アルミ配線、６．７および１４はＰ散拡散層とアルミ配
線とのコンタクト、８，９．１０および１５はＳｉｎ、
による絶縁層、１１はＮ型基板、１６は絶縁層保護膜で
ある。
ターンを示す。また才４図に、才３図に対応する断面図
を示す。才３図および才４図において、１はＰ−ウェル
、２．３および１２はＰ散拡散層、４．５および１３は
アルミ配線、６．７および１４はＰ散拡散層とアルミ配
線とのコンタクト、８，９．１０および１５はＳｉｎ、
による絶縁層、１１はＮ型基板、１６は絶縁層保護膜で
ある。
矛３図は、２つのウェル抵抗を直列に接続した例であり
、逆バイアス電圧の影響を除けば、ウェル抵抗部の長さ
の比であるり、：Ｌ、の抵抗比を示すと考えられる。
、逆バイアス電圧の影響を除けば、ウェル抵抗部の長さ
の比であるり、：Ｌ、の抵抗比を示すと考えられる。
ウェル抵抗を用いる場合には、使用バイアス条件による
逆バイアス電圧係数の影響を加味した設計を行なう必要
がある。逆バイアス電圧係数をほぼ決定するパラメータ
であるところの基板およびシェルの不純物濃度は、ＭＯ
Ｓトランジスタのｖｔｈなとの特性を決定する重要なパ
ラメータなので、（ウェルを抵抗として用いる、用いな
い釦関らず）グミセス工程において厳密に管理されてい
る。このため、逆バイアス電圧係数はあまりバラつくこ
とはない。代表的な値としては、２〜ａｓ／Ｖ程度であ
る。したがって、直流的な使い方（抵抗端子の電圧が変
動しない様な使い方）は十分可能である。
逆バイアス電圧係数の影響を加味した設計を行なう必要
がある。逆バイアス電圧係数をほぼ決定するパラメータ
であるところの基板およびシェルの不純物濃度は、ＭＯ
Ｓトランジスタのｖｔｈなとの特性を決定する重要なパ
ラメータなので、（ウェルを抵抗として用いる、用いな
い釦関らず）グミセス工程において厳密に管理されてい
る。このため、逆バイアス電圧係数はあまりバラつくこ
とはない。代表的な値としては、２〜ａｓ／Ｖ程度であ
る。したがって、直流的な使い方（抵抗端子の電圧が変
動しない様な使い方）は十分可能である。
本発明によれば、ウェルを用いたモノリシック抵抗にお
いて、抵抗端子部の形状効果をほぼ無視することが可能
であり、比精度（相対精度）の高い抵抗を作ることが出
来る。
いて、抵抗端子部の形状効果をほぼ無視することが可能
であり、比精度（相対精度）の高い抵抗を作ることが出
来る。
、ｔＦ１図は本発明の半導体装置の実施例を示す平面２
才２図は矛１図の断面図２才３図は本発明の別の実施例
を示す平面図、才４図は才５図の断面図である。 １・・・Ｐ−ウェル、２，３および１２・・・Ｐ型拡散
鳳＋ １−Ｎ型基板。 第１図 才２図
才２図は矛１図の断面図２才３図は本発明の別の実施例
を示す平面図、才４図は才５図の断面図である。 １・・・Ｐ−ウェル、２，３および１２・・・Ｐ型拡散
鳳＋ １−Ｎ型基板。 第１図 才２図
Claims (1)
- 【特許請求の範囲】 Ｐ型あるいはＮ型のうちいずれが一方の導電性を示す
半導体基板と、前記半導体基板上に形成され半導体基板
と異なる導電性を示すウェル領域とを有する、相補型絶
縁ゲートトランジスタ装置において、 ウェル領域と同時に形成される高抵抗領域と、前記高抵
抗領域の両端に位置し、かつ、上記高抵抗領域より幅が
広い前記半導体基板上に形成される絶縁ゲートトランジ
スタのソースおよびドレイン領域と同時に形成される低
抵抗領域とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088583A JPS61248460A (ja) | 1985-04-26 | 1985-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088583A JPS61248460A (ja) | 1985-04-26 | 1985-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248460A true JPS61248460A (ja) | 1986-11-05 |
Family
ID=13946863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088583A Pending JPS61248460A (ja) | 1985-04-26 | 1985-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5891500A (en) * | 1995-10-12 | 1999-04-06 | E. I. Du Pont De Nemours And Company | Packaging films capable of being heat-sealed closed and thereafter peeled open |
-
1985
- 1985-04-26 JP JP60088583A patent/JPS61248460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5891500A (en) * | 1995-10-12 | 1999-04-06 | E. I. Du Pont De Nemours And Company | Packaging films capable of being heat-sealed closed and thereafter peeled open |
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