JPS6124900U - 選択回路 - Google Patents
選択回路Info
- Publication number
- JPS6124900U JPS6124900U JP10532284U JP10532284U JPS6124900U JP S6124900 U JPS6124900 U JP S6124900U JP 10532284 U JP10532284 U JP 10532284U JP 10532284 U JP10532284 U JP 10532284U JP S6124900 U JPS6124900 U JP S6124900U
- Authority
- JP
- Japan
- Prior art keywords
- selection circuit
- register
- chip
- selection signal
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は本考案の選択回路を含む計算機システムの概略
図、第２図は制御レジスタの構成例を示す図、第３図は
本考案の実施例における制御レジスタ及び比較回路の詳
細を示す図である。
図、第２図は制御レジスタの構成例を示す図、第３図は
本考案の実施例における制御レジスタ及び比較回路の詳
細を示す図である。
Claims (1)
- 中央演算処理装置と複数個のメモリ・チップとを有する
計算機システムにおいて上記メモリ・チツブ１こチツプ
選択信号を供給する選択回路であって、上記チップ毎に
レジスタと比較回路とを有し、上記レジスタは上記処理
装置によりデータを設定することができ、上記比較回路
は上記処理装、置から供給されるアクセス情報と上記レ
ジスタに設定された情報とを比較して条件が満足されれ
ば上記チップの１つに選択信号を出力し、上記レジスタ
の設定内容に依存してアドレスに対するチップ選択信号
の関係が可変になるように構成された選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10532284U JPS6124900U (ja) | 1984-07-13 | 1984-07-13 | 選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10532284U JPS6124900U (ja) | 1984-07-13 | 1984-07-13 | 選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124900U true JPS6124900U (ja) | 1986-02-14 |
Family
ID=30664655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10532284U Pending JPS6124900U (ja) | 1984-07-13 | 1984-07-13 | 選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124900U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584466A (ja) * | 1981-06-30 | 1983-01-11 | Fujitsu Ltd | 記憶構成制御方式 |
-
1984
- 1984-07-13 JP JP10532284U patent/JPS6124900U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584466A (ja) * | 1981-06-30 | 1983-01-11 | Fujitsu Ltd | 記憶構成制御方式 |
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