JPS6125265A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6125265A JPS6125265A JP14618784A JP14618784A JPS6125265A JP S6125265 A JPS6125265 A JP S6125265A JP 14618784 A JP14618784 A JP 14618784A JP 14618784 A JP14618784 A JP 14618784A JP S6125265 A JPS6125265 A JP S6125265A
- Authority
- JP
- Japan
- Prior art keywords
- interlock
- bus
- command
- input
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ処理装置に関し、特に中央処理装置と入
出力制御装置とが主記憶装置の共通エリアをアクセスす
る場合におけるインターロック制御機能を有するデータ
処理装置に関する。
出力制御装置とが主記憶装置の共通エリアをアクセスす
る場合におけるインターロック制御機能を有するデータ
処理装置に関する。
従来技術
複数の処理装置である例えば中央処理装置と入出力制御
装置とが主記憶装置の共通エリアをアクセスしつつ処理
を行っている如きデータ処理システムでは、共通データ
の更新を行う場合、他の処理装置からの読出しや書込み
を禁止する必要があり、そのためにインターロック機構
が設けられる。
装置とが主記憶装置の共通エリアをアクセスしつつ処理
を行っている如きデータ処理システムでは、共通データ
の更新を行う場合、他の処理装置からの読出しや書込み
を禁止する必要があり、そのためにインターロック機構
が設けられる。
従来のインターロック機構としては次の３つの方法が掲
げられる。
げられる。
１、 インターロック制御装置（例えばバスコントロー
ラ）を設ける。
ラ）を設ける。
２、主記憶装置にインターロック制御機能を持たせる。
３、処理装置間において制御線を持たせる゛。
第１の方法であるインターロック制御装置を設ける方法
は、・・−ドウエアが大幅に増加する欠点があり、第２
の方法である主記憶装置にインターロック機能を持たせ
る方法は、ロック単位が大きくなる（例えばバンク単位
）だめにインターロック要求の競合による待時間が増加
したシ、待合せ中であってもインターロック要求のアク
セスを出す等無駄なバスの使用時間が・増大する欠点が
ある。
は、・・−ドウエアが大幅に増加する欠点があり、第２
の方法である主記憶装置にインターロック機能を持たせ
る方法は、ロック単位が大きくなる（例えばバンク単位
）だめにインターロック要求の競合による待時間が増加
したシ、待合せ中であってもインターロック要求のアク
セスを出す等無駄なバスの使用時間が・増大する欠点が
ある。
第３の方法である処理装置間に制御線を設ける方法は、
処理装置間のインタフェースが増大する欠点がある。
処理装置間のインタフェースが増大する欠点がある。
発明の目的
本発明は、共通バスに接続された複数の処理装置に対し
てインターロックを行う主記憶領域に関する詳細な情報
を簡単な手段にて得ることにより上記欠点を除去して効
率の良いインターロック制御を行うことを可能としたデ
ータ処理装置を提供することを目的としている。
てインターロックを行う主記憶領域に関する詳細な情報
を簡単な手段にて得ることにより上記欠点を除去して効
率の良いインターロック制御を行うことを可能としたデ
ータ処理装置を提供することを目的としている。
発明の構成
本発明によるデータ処理装置は、複数の処理装置が共通
バスを介して主記憶装置の共通エリアをアクセスしつつ
処理を進めるデータ処理装置であって、これ等複数の処
理装置の各々は、バス使用権を与えられた際に共通バス
上にインターロックコマンド及び主記憶装置の共通エリ
アのインターロック領域を表示するインターロック領域
情報とを夫々出力する手段と、共通バス上のコマンドを
監視しつつこれを解読する手段と、この解読結果に応じ
て共通バス上のインターロック領域情報を格納する格納
手段とを有し、こめ格納手段の格納情報を参照しつつ当
該共通エリアへのアクセス制御をなすようにした構成で
ある。
バスを介して主記憶装置の共通エリアをアクセスしつつ
処理を進めるデータ処理装置であって、これ等複数の処
理装置の各々は、バス使用権を与えられた際に共通バス
上にインターロックコマンド及び主記憶装置の共通エリ
アのインターロック領域を表示するインターロック領域
情報とを夫々出力する手段と、共通バス上のコマンドを
監視しつつこれを解読する手段と、この解読結果に応じ
て共通バス上のインターロック領域情報を格納する格納
手段とを有し、こめ格納手段の格納情報を参照しつつ当
該共通エリアへのアクセス制御をなすようにした構成で
ある。
実施例
以下に図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例の概略ブロック図であり、中央
処理装置２と入出力制御装置３とは、アドレスバス（Ａ
−ＢＵＳ）、データバス（Ｄ−Ｂｕｓ）及びコマンドバ
ス（Ｃ−ＢＵＳ）を夫４介して主記憶装置１と接続され
ている。尚、２０及び（資）は主記憶装置１と中央処理
装置２及び入出力制御装置３との間を夫々直接連結する
メモリリクエスト線及びメモリアクセプト線を示してい
る。
処理装置２と入出力制御装置３とは、アドレスバス（Ａ
−ＢＵＳ）、データバス（Ｄ−Ｂｕｓ）及びコマンドバ
ス（Ｃ−ＢＵＳ）を夫４介して主記憶装置１と接続され
ている。尚、２０及び（資）は主記憶装置１と中央処理
装置２及び入出力制御装置３との間を夫々直接連結する
メモリリクエスト線及びメモリアクセプト線を示してい
る。
入出力制御装置３とこれに対応する入出力装置との関係
瀘第２図のブロックに示されておシ、図示の如く入出力
装置６に対しては物理チャネル番号（以下ＰＣＮと略す
）７と論理チャネル番号（以下ＬＣＮと略す）８とが付
与され中央処理装置２及び入出力制御装置３はこれ等Ｐ
ＣＮ及びＬＣＮにより各入出力装置６を認識する。尚、
５は周辺装置である。
瀘第２図のブロックに示されておシ、図示の如く入出力
装置６に対しては物理チャネル番号（以下ＰＣＮと略す
）７と論理チャネル番号（以下ＬＣＮと略す）８とが付
与され中央処理装置２及び入出力制御装置３はこれ等Ｐ
ＣＮ及びＬＣＮにより各入出力装置６を認識する。尚、
５は周辺装置である。
入出力装置６を制御する為の制御情報を格納するだめ領
域として、主記憶装置１には物理チャネルテーブル（以
下ＰＣＴと略す）及び論理チャネルテーブル（以下ＬＣ
Ｔと略）が存在する。ＰＣＴは物理チャネル毎にひとつ
の制御情報格納領域を持ち該領域中にはＬＣＴの先頭番
地を含む。また、ＬＣＴは１つ物理チャネルに対して１
つ存在し論理チャネル対応毎に制御情報格納エリアを有
し、該領域中には、論理チャネル状況バイト、チャネル
プログラム先頭アドレス等を含む。まだＬＣＴはある物
理チャネル上でチャネルプログラムの実行開始を持つ論
理チャネルをつなぐ待行列を構成しており、該待行列は
中央処理装置２または入出力制御装置３によって変更（
エンキュー、デキュー）され得る。即ち、中央処理装置
はコネクト（ＣＮＣＴ）命令によって論理チャネルを該
物理チャネル上の待行列につなぎ（エンキュー）、また
ディスコネク） （ＤＣＮＣＴ）命令によって取去る（
デキュー）ことが可能であシ、入出力制御装置３はチャ
ネルプログラムの実行開始に伴い該論理チャネルを待行
列上から取去ることが出来る。
域として、主記憶装置１には物理チャネルテーブル（以
下ＰＣＴと略す）及び論理チャネルテーブル（以下ＬＣ
Ｔと略）が存在する。ＰＣＴは物理チャネル毎にひとつ
の制御情報格納領域を持ち該領域中にはＬＣＴの先頭番
地を含む。また、ＬＣＴは１つ物理チャネルに対して１
つ存在し論理チャネル対応毎に制御情報格納エリアを有
し、該領域中には、論理チャネル状況バイト、チャネル
プログラム先頭アドレス等を含む。まだＬＣＴはある物
理チャネル上でチャネルプログラムの実行開始を持つ論
理チャネルをつなぐ待行列を構成しており、該待行列は
中央処理装置２または入出力制御装置３によって変更（
エンキュー、デキュー）され得る。即ち、中央処理装置
はコネクト（ＣＮＣＴ）命令によって論理チャネルを該
物理チャネル上の待行列につなぎ（エンキュー）、また
ディスコネク） （ＤＣＮＣＴ）命令によって取去る（
デキュー）ことが可能であシ、入出力制御装置３はチャ
ネルプログラムの実行開始に伴い該論理チャネルを待行
列上から取去ることが出来る。
以上のことから明らかなように、中央処理装置２または
入出力制御装置３がＰＣＴまたはＬＣＴをアクセス中は
他の処理装置からの同一エリアへのアクセスを禁止する
ため、インターロックを行う必要があるが、インターロ
ックエリアはアクセス中のＰＣＴのある物理チャネルに
対応する格納領域のみに対して、またはある物理チャネ
ルに対応する唯一のＬＣＴのみに対してロックを行うだ
けで良い。第３図にＰＣ，Ｔ、ＬＣＴの構造を示す（但
し待行列に関する詳ａは省略する）。
入出力制御装置３がＰＣＴまたはＬＣＴをアクセス中は
他の処理装置からの同一エリアへのアクセスを禁止する
ため、インターロックを行う必要があるが、インターロ
ックエリアはアクセス中のＰＣＴのある物理チャネルに
対応する格納領域のみに対して、またはある物理チャネ
ルに対応する唯一のＬＣＴのみに対してロックを行うだ
けで良い。第３図にＰＣ，Ｔ、ＬＣＴの構造を示す（但
し待行列に関する詳ａは省略する）。
第４図は本発明の実施例の詳細を示すブロック図であり
、中央処理装置２と入出力制御装置３との各構成要素に
おいて両者間で同一のものは同一のサフィックス番号を
付して示している。
、中央処理装置２と入出力制御装置３との各構成要素に
おいて両者間で同一のものは同一のサフィックス番号を
付して示している。
２−１．３−１は、制御記憶部２−２．３−２に夫々格
納されたマイクロプログラムにより制御されるマイクロ
プログラム制御部であって中央処理装置２及び入出力制
御装置３の各制御をなす。
納されたマイクロプログラムにより制御されるマイクロ
プログラム制御部であって中央処理装置２及び入出力制
御装置３の各制御をなす。
２−３．３−３は主記憶装置１のだめのアクセス制御部
であって、リクエスト線２０−１−、３０−１及びアク
セプト線２０−２ 、３０−２により直接に主記憶装置
１と連結されている。２−４．３−４はアドレスレジス
タ、２−５．３−５はライトバッファ、２−６．３−６
はコマンドレジスタ、２−７゜３−７はＰＣＮを格納す
るレジスタ、２−８．３−８はコマンドバスデコーダ、
２−９．３−９はバス制御部Ｌ ２−１０．３−１０
はバスバッファである。
であって、リクエスト線２０−１−、３０−１及びアク
セプト線２０−２ 、３０−２により直接に主記憶装置
１と連結されている。２−４．３−４はアドレスレジス
タ、２−５．３−５はライトバッファ、２−６．３−６
はコマンドレジスタ、２−７゜３−７はＰＣＮを格納す
るレジスタ、２−８．３−８はコマンドバスデコーダ、
２−９．３−９はバス制御部Ｌ ２−１０．３−１０
はバスバッファである。
か＼る構成において、中央処理装置及び入出力制御装置
の一方が他方に対してインターロックを行う際のｍ制御
フローが第５図に示されている。例えば、中央処理装置
２から入出力制御装置３に対してインターロックをなす
場合の動作について説明する。
の一方が他方に対してインターロックを行う際のｍ制御
フローが第５図に示されている。例えば、中央処理装置
２から入出力制御装置３に対してインターロックをなす
場合の動作について説明する。
中央処理装置２は、ＣＮＣＴ命令またはＤＣＮＣＴ命令
との遭遇により、ＰＣＴまたはＬＣＴの入出力処理装置
゛によるアクセスを禁止しようとする場合以下の手順で
行う。まず、中央処理装置はライトバッファ２−５へ物
理チャネル番号を、またコマンドレジスタ２−６へ入出
力制御装置のロック要求コマンドを夫々セットする。次
にレジスタ２−７の内容をチェックし、もしもレジスタ
が空であるならば、メモリアクセス制御部２−３に指示
し制御線２０〜１を用いてバス使用権を要求する。
との遭遇により、ＰＣＴまたはＬＣＴの入出力処理装置
゛によるアクセスを禁止しようとする場合以下の手順で
行う。まず、中央処理装置はライトバッファ２−５へ物
理チャネル番号を、またコマンドレジスタ２−６へ入出
力制御装置のロック要求コマンドを夫々セットする。次
にレジスタ２−７の内容をチェックし、もしもレジスタ
が空であるならば、メモリアクセス制御部２−３に指示
し制御線２０〜１を用いてバス使用権を要求する。
主記憶装置１は各装置からの要求に対して優先順位を判
定し、中央処理装置２かまたは入出力制御装置３の一方
へ制御線２０−２または３０−２を用いてバス使用権を
与える。中央処理装置はバス使用権を受取るとコマンド
バス上にコマンドレジスタ２−６の内容を、まだデータ
バス上ライトバッファ２−５の内、容を夫々出力する。
定し、中央処理装置２かまたは入出力制御装置３の一方
へ制御線２０−２または３０−２を用いてバス使用権を
与える。中央処理装置はバス使用権を受取るとコマンド
バス上にコマンドレジスタ２−６の内容を、まだデータ
バス上ライトバッファ２−５の内、容を夫々出力する。
一方、入出力制御装置はコマンドバスを監視するととも
にデコード回路３−８でコマンドの解読を行っておす、
中央処理装置からのインターロック要求であることを検
知する牛、データバス上のデータをレジスタ３−７に取
り込むように指示する。以上で中央処理装置からの入出
力制御装置へのインターロック要求は完了、する。
にデコード回路３−８でコマンドの解読を行っておす、
中央処理装置からのインターロック要求であることを検
知する牛、データバス上のデータをレジスタ３−７に取
り込むように指示する。以上で中央処理装置からの入出
力制御装置へのインターロック要求は完了、する。
レジスタ２−７が空でなければ、レジスタ２−７の内容
とインターロックしようとしているＰＣＮを比較する。
とインターロックしようとしているＰＣＮを比較する。
もし一致しなければ、該アクセス領域は中央処理装置か
らのアクセス可能である事を意味する。しだがって前述
と同様の手順でインターロックを行う。また、もしＰＣ
Ｎとレジスタ２−７の内容が一致した場合には、メモリ
アクセスを抑止し、レジスタ２−７が空になるのを待っ
た後前述と同様の手順でインターロックを行う。−また
、入出力制御装置が中央処理装置をロックする場合につ
いても前述と同様の手順で行う。
らのアクセス可能である事を意味する。しだがって前述
と同様の手順でインターロックを行う。また、もしＰＣ
Ｎとレジスタ２−７の内容が一致した場合には、メモリ
アクセスを抑止し、レジスタ２−７が空になるのを待っ
た後前述と同様の手順でインターロックを行う。−また
、入出力制御装置が中央処理装置をロックする場合につ
いても前述と同様の手順で行う。
また、中央処理装置からのインターロック要求と入出力
処理装置からのインターロック要求とが競合した場合で
も、優先順位の判定は主記憶装置において通常のメモリ
アクセスと同様にして行われるため特別なハードウェア
は不要である。
処理装置からのインターロック要求とが競合した場合で
も、優先順位の判定は主記憶装置において通常のメモリ
アクセスと同様にして行われるため特別なハードウェア
は不要である。
本実施例においては、インターロックエリアを表示する
手段として物理チャンネル番号を用いたが、他の表示方
法を用いることによシ更に詳細にロツ、クエリアを規定
することも可能である。例えば開始待行列、終了報告時
て列、°チャネル状況バイトの更新等を示すことにより
、更にキメ細いインターロック制御が可能となる。
手段として物理チャンネル番号を用いたが、他の表示方
法を用いることによシ更に詳細にロツ、クエリアを規定
することも可能である。例えば開始待行列、終了報告時
て列、°チャネル状況バイトの更新等を示すことにより
、更にキメ細いインターロック制御が可能となる。
インターロックを解除する際は、コマンドレジスタ２−
６にアンロックコマンドをセットし前述と同様の手順で
コマンドバス上にアンロックコマ、ンドを出力すること
により行う。
６にアンロックコマンドをセットし前述と同様の手順で
コマンドバス上にアンロックコマ、ンドを出力すること
により行う。
発明の効果
斜上の如く、本発明によれば、ハードウェアの若干の追
加によって共通バスを用いて処理装置間でインターロッ
ク情報を授受するようにしたので、処理装置間のインタ
フェースを増すことなくインターロックによる待時間を
大幅に短縮可能となる。
加によって共通バスを用いて処理装置間でインターロッ
ク情報を授受するようにしたので、処理装置間のインタ
フェースを増すことなくインターロックによる待時間を
大幅に短縮可能となる。
第１図は本発明の実施例の概略ブロック図、第２図は第
１図の入出力制御装置と入出力装置との関係を示すブロ
ック図、第３図はチャンネル制御情報を格納するデータ
構造を示す図、第４図は本発明の実施例の具体例を示す
ブロック図、第５図は第４図の装置の動作フローを示す
図である。 主要部分の符号の説明 １・・・主記憶装置 ２ ・中央処理装置３・・入
出力制御装置 ７・・ＰＣＮ ８・・ＬＣＮ ２−５．３−５・・・ライトバッファ ２−６．３−６・・コマンドレジスタ ２−７．３−７・・レジスタ ２−８．３−８・・デコーダ
１図の入出力制御装置と入出力装置との関係を示すブロ
ック図、第３図はチャンネル制御情報を格納するデータ
構造を示す図、第４図は本発明の実施例の具体例を示す
ブロック図、第５図は第４図の装置の動作フローを示す
図である。 主要部分の符号の説明 １・・・主記憶装置 ２ ・中央処理装置３・・入
出力制御装置 ７・・ＰＣＮ ８・・ＬＣＮ ２−５．３−５・・・ライトバッファ ２−６．３−６・・コマンドレジスタ ２−７．３−７・・レジスタ ２−８．３−８・・デコーダ
Claims (1)
- 複数の処理装置が共通バスを介して主記憶装置の共通エ
リアをアクセスしつつ処理を進めるデータ処理装置であ
って、前記複数の処理装置の各々は、バス使用権を与え
られた際に前記共通バス上にインターロックコマンド及
び前記共通エリアのインターロック領域を表示するイン
ターロック領域情報とを夫々出力する手段と、前記共通
バス上のコマンドを監視しつつこれを解読する手段と、
この解読結果に応じて前記共通バス上のインターロック
領域情報を格納する格納手段とを有し、この格納手段の
格納情報を参照しつつ前記共通エリアへのアクセス制御
をなすようにしたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14618784A JPS6125265A (ja) | 1984-07-14 | 1984-07-14 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14618784A JPS6125265A (ja) | 1984-07-14 | 1984-07-14 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6125265A true JPS6125265A (ja) | 1986-02-04 |
Family
ID=15402100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14618784A Pending JPS6125265A (ja) | 1984-07-14 | 1984-07-14 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05506336A (ja) * | 1988-12-02 | 1993-09-16 | コーデックス コーポレーション | エコーキャンセルモデムのための適用レート制御 |
-
1984
- 1984-07-14 JP JP14618784A patent/JPS6125265A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05506336A (ja) * | 1988-12-02 | 1993-09-16 | コーデックス コーポレーション | エコーキャンセルモデムのための適用レート制御 |
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