JPS61260342A - バスエクステンダ - Google Patents
バスエクステンダInfo
- Publication number
- JPS61260342A JPS61260342A JP60102455A JP10245585A JPS61260342A JP S61260342 A JPS61260342 A JP S61260342A JP 60102455 A JP60102455 A JP 60102455A JP 10245585 A JP10245585 A JP 10245585A JP S61260342 A JPS61260342 A JP S61260342A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- control circuit
- input
- output
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理システムのバスエクステンダに関し、
特にシステムバスと入出力制御装置との間に介在させた
バスエクステンダによＱ１システムの動作中に入出力制
御装置に異常が発生した場合にシステムの動作を停止さ
せることなく異常の発生したパッケージのみを交換する
方式に関する。
特にシステムバスと入出力制御装置との間に介在させた
バスエクステンダによＱ１システムの動作中に入出力制
御装置に異常が発生した場合にシステムの動作を停止さ
せることなく異常の発生したパッケージのみを交換する
方式に関する。
（従来の技術）
従来、情報処理システムにおいてシステムバス上に複数
の入出力制御装置が接続されている場合には上記複数の
入出力制御装置のいずれかに異常が発生するとシステム
バスからシステム全体への電源の供給を停止し、正常な
パッケージへ交換した後、再度、システム全体の立上げ
を行うように構成されていた。
の入出力制御装置が接続されている場合には上記複数の
入出力制御装置のいずれかに異常が発生するとシステム
バスからシステム全体への電源の供給を停止し、正常な
パッケージへ交換した後、再度、システム全体の立上げ
を行うように構成されていた。
（発明が解決しようとする問題点）
上述した従来の情報処理システムにおいては、７ユテム
パス上の電源ラインがシステムバスニ接続され九すべで
の装置に供給されているので、システムバス上に接続さ
れている装置のいずれかに異常が発生し九場合、一枚の
不良パッケージを交換する九めにすべての装置への電源
の供給を停止し、システムとしての動作を停止しなけれ
ばならないと云う欠点があつ几。
パス上の電源ラインがシステムバスニ接続され九すべで
の装置に供給されているので、システムバス上に接続さ
れている装置のいずれかに異常が発生し九場合、一枚の
不良パッケージを交換する九めにすべての装置への電源
の供給を停止し、システムとしての動作を停止しなけれ
ばならないと云う欠点があつ几。
本発明の目的は、情報処理システムにおいて中央処理ｉ
置からシステムバスを介して入出力制御装置をチェック
するとき、上記中央処理装置によって上記入出力制御装
置に異常が認められたならば上記中央処理装置からの命
令を受けて状態出力データをデコードし、電源の接続〆
切断、およびバス上の信号線の接続／切断など金制却し
、システムバスから入出力制御装置へ電源を接続するか
、あるいは両者間を切断し、システムバスと入出力制御
装置との間をアドレスバス、データバス、および制御バ
ス金倉して接続／切断し、さらに入出力制御装置パッケ
ージの抜挿しの検出を行うことによって上記欠点を除去
し、動作中における異常のチェックと不良パッケージの
交換とが容易に行えるよ、うに構成したバスエクステン
ダを提供することにある。
置からシステムバスを介して入出力制御装置をチェック
するとき、上記中央処理装置によって上記入出力制御装
置に異常が認められたならば上記中央処理装置からの命
令を受けて状態出力データをデコードし、電源の接続〆
切断、およびバス上の信号線の接続／切断など金制却し
、システムバスから入出力制御装置へ電源を接続するか
、あるいは両者間を切断し、システムバスと入出力制御
装置との間をアドレスバス、データバス、および制御バ
ス金倉して接続／切断し、さらに入出力制御装置パッケ
ージの抜挿しの検出を行うことによって上記欠点を除去
し、動作中における異常のチェックと不良パッケージの
交換とが容易に行えるよ、うに構成したバスエクステン
ダを提供することにある。
（問題点を解決するための手段）
本発明によるバスエクステンダはバス制御回路と、シー
ケンス制御回路と、電源制御回路と、ドライバ／レシー
バ制御回路と、抜挿し検出回路とを具備して構成したも
のである。
ケンス制御回路と、電源制御回路と、ドライバ／レシー
バ制御回路と、抜挿し検出回路とを具備して構成したも
のである。
バス？ＩＩＩＪ １１回路は、情報処理システムにおい
て中央処理装置からシステムバスを介して入出力制御装
置ｔをチェックするときに、中央処理装置によって入出
力制御装置に異常が認められた場合に使用され、異常の
検出されたときに中央処理装置からの命令を受取る九め
のものである。
て中央処理装置からシステムバスを介して入出力制御装
置ｔをチェックするときに、中央処理装置によって入出
力制御装置に異常が認められた場合に使用され、異常の
検出されたときに中央処理装置からの命令を受取る九め
のものである。
シーケンス制御回路はバス制御回路より出力され九デー
タを解読して、電源の接続〆切断、およびシステムバス
上の信号線の接続／切断全制御するためのものである。
タを解読して、電源の接続〆切断、およびシステムバス
上の信号線の接続／切断全制御するためのものである。
電源制御回路はシーケンス制御回路からの１ｆｆｌＪ御
信号により、システムバス力λら入出力制ｇＩＩＪ装置
への電源の接続／切断を実行するためのものである。
信号により、システムバス力λら入出力制ｇＩＩＪ装置
への電源の接続／切断を実行するためのものである。
ドライバ／レシーバ制御回路は、制御信号によりステム
バスとの間でアドレスバス、データバス、および制御バ
スの接続および切断を実行するためのものである。
バスとの間でアドレスバス、データバス、および制御バ
スの接続および切断を実行するためのものである。
抜挿し検出回路は、入出力制御装置のパッケージの抜挿
しを検出するためのものである。
しを検出するためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明によるバスエクステンダの一実施例を
示すブロック図である。第１図において、１は中央処理
装置、２はシステムバス、３はアドレスバス、４はデー
タバス、５ハｆｆｒｌｌバス、６はシステムバス２とイ
ンターフェースを行うためのバス制御回路、７はシーケ
ンス制御回路、８はアドレスバス６、データバス４．お
よび制御バス５の接続／切断を行うためのドライバ／レ
シーバ制御回路、９はシステムバス２からの電源の接続
／切断を行うための電源制御回路、１０はパッケージＯ
抜挿しを検出するためＯ抜挿し検出回路１１１は入出力
制御装置、１２はバスエクステンダ１１３Ｖｉ電源ライ
ンである。
示すブロック図である。第１図において、１は中央処理
装置、２はシステムバス、３はアドレスバス、４はデー
タバス、５ハｆｆｒｌｌバス、６はシステムバス２とイ
ンターフェースを行うためのバス制御回路、７はシーケ
ンス制御回路、８はアドレスバス６、データバス４．お
よび制御バス５の接続／切断を行うためのドライバ／レ
シーバ制御回路、９はシステムバス２からの電源の接続
／切断を行うための電源制御回路、１０はパッケージＯ
抜挿しを検出するためＯ抜挿し検出回路１１１は入出力
制御装置、１２はバスエクステンダ１１３Ｖｉ電源ライ
ンである。
次に、第１図にしたがって本実施例の動作を説明する。
中央処理装置１による入出力制御装置１１のチェックに
より入出力制御装置：ｔｌｌにハードウェア上Ｏ異常が
認められた場合、中央処理装置１よりパスエクステンダ
１２に対して異常が検出されたこと全通仰し、上記通知
内容はバス制御回路６によって受取られてシーケンス制
御回路７に対して田方される。バス制御回路６からの出
力信号全受取った７−ケンス制御回路７はドライバ／レ
シーバ制御回路８に対して、システムバス２と入出力制
御装置１１との間のバスを切断するための制御信号を出
力する。制御信号を受取ったドライバ／レシーバ制御回
路８は、入出力制御装置１１に対シテシステムバス２か
らのアドレスバス３．７’−タパス４．および制御バス
５を切断した状態にする。
より入出力制御装置：ｔｌｌにハードウェア上Ｏ異常が
認められた場合、中央処理装置１よりパスエクステンダ
１２に対して異常が検出されたこと全通仰し、上記通知
内容はバス制御回路６によって受取られてシーケンス制
御回路７に対して田方される。バス制御回路６からの出
力信号全受取った７−ケンス制御回路７はドライバ／レ
シーバ制御回路８に対して、システムバス２と入出力制
御装置１１との間のバスを切断するための制御信号を出
力する。制御信号を受取ったドライバ／レシーバ制御回
路８は、入出力制御装置１１に対シテシステムバス２か
らのアドレスバス３．７’−タパス４．および制御バス
５を切断した状態にする。
次に、シーケンス制御回路７から電源制御回路９に対し
て制御信号を出力し、システムバス２から入出力制御装
置１１に対して供給される電源ライン１３を切断するよ
うに指示する。上記制御信号全受取った電源１１ｔｌＪ
御回路９は、入出力制御ｆｃ置１１へ接続されている１
！源ライン１３を切断する。
て制御信号を出力し、システムバス２から入出力制御装
置１１に対して供給される電源ライン１３を切断するよ
うに指示する。上記制御信号全受取った電源１１ｔｌＪ
御回路９は、入出力制御ｆｃ置１１へ接続されている１
！源ライン１３を切断する。
この時点で、入出力制御装置１１けシステムバス２かも
切離された状態となり、バスエクステンダ１２により抜
挿し可能な状態となる。こＯ状態のとき、異常の認めら
れた入出力制御装置１１のパッケージをバスエクステン
ダ１２より抜取り、正常なパッケージと交換する。上記
抜挿し動作は抜挿し検出回路１０１Ｃよって検出され、
シーケンス制御回路７に対して抜挿しの情報が出力され
る。
切離された状態となり、バスエクステンダ１２により抜
挿し可能な状態となる。こＯ状態のとき、異常の認めら
れた入出力制御装置１１のパッケージをバスエクステン
ダ１２より抜取り、正常なパッケージと交換する。上記
抜挿し動作は抜挿し検出回路１０１Ｃよって検出され、
シーケンス制御回路７に対して抜挿しの情報が出力され
る。
正常なパッケージと交換した後、抜挿し検出回路１０か
ら挿入完了の情報出力を受けたシーケンス制御回路７で
は、電源制御回路９に対してシステムバス２から入出力
制御装置１１へ供給される電源ライン１６を接続するた
めの制闘信号金出力するＯ上記制御信号を受は念電源制
御回路９は、シス７１− ／＜ス２から入出力制御ｖｃ
置１ｆへ電源ラインヲ廖続し・１システムバス２から電
源の供給全再開する。
ら挿入完了の情報出力を受けたシーケンス制御回路７で
は、電源制御回路９に対してシステムバス２から入出力
制御装置１１へ供給される電源ライン１６を接続するた
めの制闘信号金出力するＯ上記制御信号を受は念電源制
御回路９は、シス７１− ／＜ス２から入出力制御ｖｃ
置１ｆへ電源ラインヲ廖続し・１システムバス２から電
源の供給全再開する。
ｉ！！源の供給を受は九人出力制御装置１１に対して、
シーケンス制（財）回路７は装置初期化のためのｒＦＩ
ＩＪ御信号を副信号ス５上に出力し、ドライバ／レシー
バ制御回路８と入出力制御装置１１との初期化を指示す
る。上記制御信号を受取った入出力制御装置１１は自身
の初期化を行い、初期化の終了時にシーケンス１ｆｆｌ
制御回路７に対して初期化の終了を示すデータを側倒パ
ス５を介して出力する。上記初期化の終了を示すデータ
を受取ったシーケンス制御回路７は、ドライバ／レシー
バ制御回路８に対して制御信号を出力し、システムバス
２と入出力制御装置１１との間でバスの接続を行うよう
に指示する。上記制御信号全受取ったドライバ／レシー
バ回路８は、システムバス２ＫＷ続されたアドレスバス
６、データバス４．および制御バス５金入出力制御装置
ｊｊＫ対して接続した状態にする。この時点で、交換さ
れた入出カ純御装置１１はシステムバス２と接続され、
動作可能な状態になる。
シーケンス制（財）回路７は装置初期化のためのｒＦＩ
ＩＪ御信号を副信号ス５上に出力し、ドライバ／レシー
バ制御回路８と入出力制御装置１１との初期化を指示す
る。上記制御信号を受取った入出力制御装置１１は自身
の初期化を行い、初期化の終了時にシーケンス１ｆｆｌ
制御回路７に対して初期化の終了を示すデータを側倒パ
ス５を介して出力する。上記初期化の終了を示すデータ
を受取ったシーケンス制御回路７は、ドライバ／レシー
バ制御回路８に対して制御信号を出力し、システムバス
２と入出力制御装置１１との間でバスの接続を行うよう
に指示する。上記制御信号全受取ったドライバ／レシー
バ回路８は、システムバス２ＫＷ続されたアドレスバス
６、データバス４．および制御バス５金入出力制御装置
ｊｊＫ対して接続した状態にする。この時点で、交換さ
れた入出カ純御装置１１はシステムバス２と接続され、
動作可能な状態になる。
次に１シ一ケンス制御回路７は中央処理装置１に対する
割込み要求をバス制御回路６に対して出力し、上記割込
み要求出力を受は九バス制御回路６はシステムバス２の
使用権を獲得して中央処理装置１に対して割込み？発生
する。斯かる割込みにより、中央処理装置１はパスエク
ステンダ１２■下位に接続されている人出カ制Ｎ＠ｆ！
！、１１の交換が終了し、入出力制御装置１１が使用可
能な状態にあることを知ることができ、人出力制御装置
１１に対して命令を出力することが可能となる。
割込み要求をバス制御回路６に対して出力し、上記割込
み要求出力を受は九バス制御回路６はシステムバス２の
使用権を獲得して中央処理装置１に対して割込み？発生
する。斯かる割込みにより、中央処理装置１はパスエク
ステンダ１２■下位に接続されている人出カ制Ｎ＠ｆ！
！、１１の交換が終了し、入出力制御装置１１が使用可
能な状態にあることを知ることができ、人出力制御装置
１１に対して命令を出力することが可能となる。
（発明の効果ン
本発明には以上説明し念ように、システムバスと入出力
制御装置との間に介在させた上記バスエクステンダによ
り、システム動作中に入出力制御装置によって異常が発
生した場合にも、システムの動作を停止させることなく
、容易に異常の発生し九人出力制御装置のみを交換する
ことができると云う効果がある。
制御装置との間に介在させた上記バスエクステンダによ
り、システム動作中に入出力制御装置によって異常が発
生した場合にも、システムの動作を停止させることなく
、容易に異常の発生し九人出力制御装置のみを交換する
ことができると云う効果がある。
５Ｉ１図は、本発明によるバスエクステンダの一実施例
を示すブロック図である。 １・・・中央処理装置 ２・・・システムバス ３拳・・アドレスバス ４・・−データバス ５１１−拳制御バス ６拳・争バス制御回路 ７拳番・シーケンス制御回路 ａ・・ｅドライバ／レシーバ制御回路 ９・・・電源制御回路 １０１１−争抜挿し検出回路 １１・・・入出力制御回路 １２・ｅ・バスエクステンダ １６・−−１ｔ源ライン
を示すブロック図である。 １・・・中央処理装置 ２・・・システムバス ３拳・・アドレスバス ４・・−データバス ５１１−拳制御バス ６拳・争バス制御回路 ７拳番・シーケンス制御回路 ａ・・ｅドライバ／レシーバ制御回路 ９・・・電源制御回路 １０１１−争抜挿し検出回路 １１・・・入出力制御回路 １２・ｅ・バスエクステンダ １６・−−１ｔ源ライン
Claims (1)
- 情報処理システムにおいて中央処理装置からシステムバ
スを介して入出力制御装置をチェックするときに、前記
中央処理装置によつて前記入出力制御装置に異常が認め
られた場合に使用され、前記異常の検出されたときに前
記中央処理装置からの命令を受取るためのバス制御回路
と、前記バス制御回路より出力されたデータを解読して
、電源の接続／切断、および前記システムバス上の信号
線の接続／切断を制御するためのシーケンス制御回路と
、前記シーケンス制御回路からの制御信号により前記シ
ステムバスから前記入出力制御装置への前記電源の接続
／切断を実行するための電源制御回路と、前記制御信号
により前記システムバスとの間でアドレスバス、データ
バス、および制御バスの接続および切断を実行するため
のドライバ／レシーバ制御回路と、前記入出力制御装置
のパッケージの抜挿しを検出するための抜挿し検出回路
とを具備して構成したことを特徴とするバスエクステン
ダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102455A JPS61260342A (ja) | 1985-05-14 | 1985-05-14 | バスエクステンダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102455A JPS61260342A (ja) | 1985-05-14 | 1985-05-14 | バスエクステンダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260342A true JPS61260342A (ja) | 1986-11-18 |
Family
ID=14327940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60102455A Pending JPS61260342A (ja) | 1985-05-14 | 1985-05-14 | バスエクステンダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61260342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH048147U (ja) * | 1990-05-09 | 1992-01-24 | ||
| JP2010277317A (ja) * | 2009-05-28 | 2010-12-09 | Fujitsu Ltd | 記憶制御システムおよび記憶制御装置 |
-
1985
- 1985-05-14 JP JP60102455A patent/JPS61260342A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH048147U (ja) * | 1990-05-09 | 1992-01-24 | ||
| JP2010277317A (ja) * | 2009-05-28 | 2010-12-09 | Fujitsu Ltd | 記憶制御システムおよび記憶制御装置 |
| US8307244B2 (en) | 2009-05-28 | 2012-11-06 | Fujitsu Limited | Storage system and storage control apparatus |
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