JPS6126086A - 表示倍率変換方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はブラウン管表示装置（以下ＣＲＴと略記する
）に表示するドツトパターンを、その表示面における配
列に対応す゛るアドレス位置に記憶するパターンメモリ
（イメジメモリ）に関するものであり、更に詳細に言え
ば表示向のドツトパターンを拡大又は縮小する場合のイ
メージメモリの処理に関するものである。

〔従来技術〕

第１図はＣＲＴ上に縮小表示を行う従来の方法を示すブ
ロック図であって、図において（１）はイメージメモリ
（第１のイメージメモリという）である。

以下、説明を簡単にするため、ＣＲＴには白黒の表示が
行われ、表示面上の１画素（１ドツト）に対応して１ビ
ツトのメモリが設けられ、当該メモリの論理ｒｌＪ、ｒ
ＯＪに対し対応する画素が「黒」、「白」で表示される
とする。またイメージメモリ（１）は水平方向（以下Ｘ
方向とする）にＭ×ｎビット、垂直力向（以下Ｙ方向と
する）にＮ×ｎビットが配列されているとするっここに
Ｍ。

Ｎ、ｎはそれぞれ整数である。また、第１図のイメージ
メモリ（１）の枠内に斜線を施した部分が論理「４．」
のビット、其他は調理「０」のビットであるとすると、
このイメージメモリ１１）ヲそのまま読出してＣＲＴ　
Ｋ表示すると、イメージメモリ（１）の枠内の斜線部分
に相似する文字が表示される。第１図に示す回路はＣＲ
Ｔ上に１７ｎに縮小して表示するため１／ｎに縮小した
イメージメモリを作成する回路である。

（ｌａ）、（ｌｃ）はＸ方向アドレスレジスタ、（ｌｂ
、）、（ｌｄ）けＹ方向アドレスレジスタ、１２）は処
理回路、（３１は１／ｎ（図に示す例ではｎ−４）に縮
小した場合のイメージメモＩＪ、（３ａ）　　はＸ方向
アドレスレジスタ、（３ｂ）はＹ方向アドレスレジスタ
、（４１は制御器、（５：は得込みアドレスカウンタ、
（６）は読出しアドレスカウンタである。またＷは書込
み制御信号を示す。

イメージメモリ山をそれぞれｎ×ｎヒツトから構成され
るメモリブロックがＸ方向にＭブロック、Ｙ方向にＮブ
ロック配列されているとし、ｌ（０゜１．２．・・・ｉ
、・・・Ｍ−１）’ｉＸ方向ブロックアドレス、ｊ（０
，１，２，・・・Ｊ、・・・Ｎ−１）をＹ方向ブロック
アドレスとする。イメージメモリ山の１ブロックがイメ
ージメモリ（３）の１ヒツトに対応するので、（ｉ、ｊ
）はイメージメモリ（３１のＦ９丁望のビットにアクセ
スするためのアドレスとなる。

したかって、吾込みアドレスカウンタ（５）がアドレス
（ｉ　、　ｊ　）ｋ出力するとき、これがブロックアド
レスとしてイメージメモリｆａｌｌに与えられ、イメー
ジメモリ（１）の中の（ｉ、ｊ）ブロックが選ばれる９
　１つのブロックの中にｎ　ｎ　ｘ　ｎビットのメモリ
が存在するので、ｎ＝”４とすると読出しアドレスカウ
ンタは（００，Ｃ１１，０２，０３，１０，１１，１２
，１３，２０，２１゜２２　、２３　、３０　、３１　
、３２　、３３　）の１６＠類のアドレスを順次出力し
、（ｉ、ｊ）ブロック中の１６個（一般的にばｎ×ｎ個
）のデータが読出され処理回路（２）に１時記憶される
。処理回路ｉ、；Ｉにたとえば多数決論理で１ブロック
中の１６ビツトのうち８ドツト以上が論理「１」であれ
は論理「１」を出力しそれ以外は論理「０」を出力する
。処理回路（２）からの出力がイメージメモリ（３１へ
人力されている時点で制御器（４１は書込み制御信号Ｗ
ｆ出力して処理回路（２１の出力をイメージメモリ（３
）のアドレス（ｉ、ｊ）位置へ書込み、この書込みが終
ると畳込みアドレスカウンタ（５）はアドレス（ｉ＋１
．ｊ）　ｋ出力し、イメージメモ１月１）の（ｉ＋Ｌ、
＋）ブロックの１６個のビットの多数決論理がイメージ
メモリ（３１のアドレス（ｉ十Ｌ　Ｊ）位装置のビ・ン
トに書込まれる。このようＶＣして、イメージメモリ（
１）をμ×１／４（一般的にｌｄ　１／ｎ　ｘ　１／ｎ
　）に縮小したイメージメモリ（３）が作成される。

イメージメモＩＪ　［３１を読出してＣＲＴ　表に表示
すると％×兎に縮尺した画像表示が得られる。

従来の装置は以上のように動作するので、イメージメモ
リ（３１の１ビツトの書込を行うために、イメージメモ
リ山がら）１ｘｌビツトの胱出しを行わねばならず、か
つ、この読出したｎ×ｎヒツトについて、たとえは、多
数決処理を付わねはならぬので、処理時間全多く必要と
するという欠点があった。

〔発明の棚１要〕 この発明は上記のような従来のものの欠点を除−去する
ためになされたもので、この発明でけＭｎｘ　Ｎｎ　　
ピッＩ・の記憶容量ｒ有するイメージメモリをｎ×ｎヒ
ツトの４角形のメモリフロックのＭ列Ｎ行の配列と見做
してそれぞれフロックアドレス（ｉ、ｊ）’ｉｌ”附し
、各ブロックにブロック内アドレス（Ｘ方向は０　、１
、−ｎ　−１、Ｙ方向は０゜１、・・・ｎ−１であって
ｎ＝４のとき（００）’、（０１）。

（０２）、（０３）、（１０）、（ｉｔ）、（１２）、
（１３）、（２０）、（２１）、（２２）。

（２３）’、（３０）、（３］　）、（３２）、（３３
）となる）を定め、各ブロック中の同一ブロック内アド
レスのビットをまとめてブロックアドレス順に配列した
イメージメモリをｎ×ｎグループ構成して、もとのイメ
ージメモリのデータをｎ×ｎグループのイメージメモリ
に分散！！Ｉ１２置したイメージメモリを備えることに
より縮小した画像表示の為に心安な時間−２短縮した。

〔発明の実施例〕

以下この発明の実施例ケ図曲について説明する。

第２図、２′３１図はこの発明のイメージメモリの構成
方法を示す図で、２・２図（ａｌは第１図に示すイメー
ジメモリ（１）のＭｎ　ｘ　ｊＱｎビットの配列をｎ×
ｎ（第２図に示す例ではｎ−＝４であシ、以下の説明で
はｎ＝４の場合について説明する）ビットのブロックの
ＭＸＮ個の配列と見做したときブロックアドレス（ｉｒ
　ｊ）　ｒ　（ｉｌｌ、　ｊ　）　ｔ　（ｉ　ｒ　ｉｌ
ｌ　）。

（ｉｒ１．Ｊ＋１）の４ブロックを表したもので、図中
点線で示す曲線Ａは第１図（１）に示す文字の左上部の
部分を表すものとし、第２図（ａｔで斜線を施した小さ
な４角形は論理「１」を記憶するビットを表し、中空の
４角形は論理「０」を記憶するビットを表す。

第２図（ｂ）は４×４ビツトで構成される１ブロックの
ブロック内アドレスを示す図で、このブロックがブロッ
クアドレス（ｉ、ｊ）のブロックであるとすればブロッ
ク内アドレス（０，Ｕ　）、　（０，１）のビットは論
理「０」であり、其他のビットはすべて論理「１」であ
る仁とが３・２図（ａ）かられかる。

第２区１（ａ）にその一部を示す第１図（１）のイメー
ジメモリを第３図に示す要領で分散配置してＭＸＮビッ
トの互に類似したパターンか配列されたメモリグループ
ｎ×ｎ個ヲ楢成する。すなわち、第３図において（０，
０）、　（０，１）、　（０，２）、・・・（１，０）
。

（１，１）、　（１，２）・・で示す４角形がそれぞれ
メモリグループのクループアドレスを示し、各グループ
内にはＭＸＮビットのメモリが宮まれ、グルレープ内ア
ドレス（’　ｌ　Ｊ　）　（’−Ｏｒ　１　＋　ｌ　＋
・・パｉ、・・・Ｍ−１；ｊ＝０．１，２．・・・Ｊ、
・・・Ｎ−１）位置のビットにはもとのブロックアドレ
ス（ｉ、ｊ）の４×４ビツトのうちのもとのブロック内
アドレス（第２図（ｂｌ　）　Ｋ対応するビットの論理
がそれぞれのグループのグループ内アドレス位置（ｉ、
ｊ）に書込まれる。たとえば、第２図（ａｌのブロック
アドレス（ｉ　＋　ｊ　）　＋　（ｉｌｌ、　ｊ　）　
　に対応しグループアドレス（０，０）　、　（，０，
１）　、　（０，２）　、・・−・・（１，０）　、　
（１，１）　、　（１，２）・・・のグループ内アドレ
ス（１＋　、ｒ　）　＋　（ｉｒ１．　ｊ　）　　のビ
ットはｒｏｌｌ。

ｒ　０１　Ｊ　、　ｒ　１１　Ｊ・・・ｒ　１１　ｊ　
、　ｒ　１１　Ｊ　、　ｒ　１１　Ｊ・・・のようにな
ることは第２図（ａ）かられかる。

以上のような分散配列を行うと、第１図に示す第１のイ
メージメモリ（１１の内容は第４図に示すイメージメモ
リＵｏｏ）　（−Ａ−２のイメージメモリという）のよ
うになる、之′４図はこの発明の一実施例を示すブロッ
ク図で、第１図とＩＨＪ−符号は同−又は相当部分を示
し、（１００）はこの発明に用いるイメージメモリ、（
１００ａ）はＸ方向のクループ内アドレスレジスタ、（
］００ｂ）　Ｕ　Ｙ方向のグループ内アドレスレジスタ
、（ＨＪＯＣ）はＸ方向のクループアドレスレジスタ、
（］００ｄ）　　はＹ方向のグループアドレスレジスタ
を示し、（７）は制御回路、ｊ８１はアドレス変換回路
である、 Ｍ×Ｎビットのイメージメモリ（３）へ、ＭｎｘＮｎビ
ットのイメージメモリ（１００）からその中の特定のブ
ロックのデータを書込むにはアドレス変換回路（８）か
らグループアドレスレジスタ（１００ｃ）　、（１００
ｄ）を経て特定のグループを指定しくなるべく中央のグ
ループを指定した方がよいことは第２図、第３図に示す
イメージメモリ（１００）の作成方法から明らかである
が）書込みアドレスカウンタ（５１の出力であるアドレ
ス信号（ｉ、、＋）ｔそのままアドレス変換回路（８）
ヲ介してグループ内アドレスレジスタ（ＨｌＯａ）、（
１００ｂ）　Ｖこ与えてイメージメモリ（１００）から
読出したデータをイメージメモリ（３１のアドレス（ｉ
、ｊ）位置に椹込めばよい。

また、イメージメモＩＪ　（１００）の検数グループの
データを再配夕（］シてイメージメモリ（３）内に拡大
したパターンメモリを作成することも容易である。

第５図は拡大表示の場合のイメージメモリの再配列を示
す図で、イメージメモＩＪ　（１，００）の互に隣接す
る４グループから右上方の％ずつのメモリ内容を再配列
して２倍に拡大したパターンを記憶するイメージメモリ
（２００）　ｉ作る場合を示し、イメージメモリ（１０
０）のグループアドレス（１，１）、（１，２）。

（２，１）、（２，２）の４グループのうちの斜線を施
した部分を読出しイメージメモリ（２００）に再配列し
ている。

この場合、イメージメモＩＪ　（２００）に対する書込
みアドレスレジスタ（５）の出力（ｉ、ｊ）に対しｉが
奇数の場合は（１００ｃ）に１をｉが偶数の場合は（１
００ｃ）　　に２ｉセツトし、Ｊが奇数の場合は（１０
０ｄ）に１をセットし、Ｊが偶数の場合行（１ｏｏａ）
　　に２をセットして各グループを切換え、（１００ａ
）　　には（Ｍ＋　ｉ　）／２、（１００ｂ）にｊ／２
　　を供給するようアドレス変換回路：８１におけるア
ドレス変換を行えばよい。

すなわち、いずれの場合においてもＭＸＮビットのイメ
ージメモリに告込むためにはＭＸＮビットだけを読出せ
はよいので、第１図に示す場合のようにＭｎｘＮｎビッ
トヲ読出す必要がなく処理時間を短縮することができる
。

更にまた、第１図の場合はイメージメモリ（３）への書
込み速度はイメージメモリ（１）の読出し速度とけ異る
のでＣＲＴへの表示はイメージメモリ（３）全弁して行
う必要があるが、第４図、及び第５図の場合イメージメ
モリ（１００）の読出し速度とイメージメモＩＪ　！３
１　、　（２００）への畳込み速度は同一となるので、
イメージメモリ（１００）から読出したデータをそのま
まＣＲＴに表示するこなができる。

〔発明の効果〕

以上のようにこの発明によればＣＲＴ上の表示の倍率の
変換のためのＰｇＴ要時間を短縮することができ、オペ
レータの待時間が短かくなるため作業効率を向上するこ
とがでさるー ４、図ｍ】の簡卸、な詣、明 第１図は従来の方法を示すフロック図、第２図、８３図
はこの発明のイメージメモリの栴成方法を示す図、第４
図はこの発明の一実施例を示すブロック図、第５図は拡
大表示の場合のイメージメモリの再配列を示す説明図で
ある。

（１）・・・第１のイメージメモリ、（ｉｏｏ）・・・
第２のイｊ　−シｌ　モＩＪ　、ｆ３１　、　（２００
）・・・表示用イメージメモリ、（５１・・書込みアド
レスカウンタ、（７）・・・制御装置、（８１・・・ア
ドレス変換回路。

なお、各図中同一符号は同−又は相当部分を示すものと
する、

Claims (1)

1. 【特許請求の範囲】 ブラウン管表示装置に表示する画像の表示倍率を変換す
   る表示倍率変換方法において、 上記ブラウン管表示装置に最大倍率で表示される画像の
   各画素に対応する情報が当該画素のブラウン管表示面上
   の表示位置に対応するアドレス位置にそれぞれ格納され
   る第１のイメージメモリ内の記憶素子の配列をＸ方向に
   Ｍｎ個、Ｙ方向にＮｎ個とするとき（但しＭ、Ｎ、ｎは
   それぞれ整数）、Ｘ方向にｎ個、Ｙ方向にｎ個の記憶素
   子の配列を１ブロックとし、上記第１のイメージメモリ
   をＸ方向にＭブロック、Ｙ方向にＮブロックの配列と見
   做し、各ブロック内の記憶素子にブロック内アドレスを
   定め、ブロックの配列に対してブロックアドレスを定め
   、上記ブロックアドレスごとにブロック内アドレスが同
   一である１個の記憶素子の記憶内容を集めこれをブロッ
   クアドレス順に配列することによってＸ方向にＭ個、Ｙ
   方向にＮ個の記憶素子が配列された記憶素子のグループ
   が上記ブロック内アドレス順にｎ×ｎグループ配列され
   る第２のイメージメモリを作成する段階、 上記第２のイメージメモリの１グループの記憶内容を読
   出して上記ブラウン管表示装置に表示し、又は上記第２
   のイメージメモリの互に連続する複数グループをＸ方向
   にｋ（但しｋはＭ又はＮより小さな複数）グループ、Ｙ
   方向にｋグループ交互に読出して上記ブラウン管表示装
   置に表示する段階を備えたことを特徴とする表示倍率変
   換方法。