JPH0430033B2

JPH0430033B2 -

Info

Publication number: JPH0430033B2
Application number: JP58117558A
Authority: JP
Priority date: 1983-06-28
Filing date: 1983-06-28
Publication date: 1992-05-20
Also published as: JPS607484A

Description

【発明の詳細な説明】産業上の利用分野本発明は、グラフイツクデイスプレイ（ラスタ
スキヤン式）のメモリのリードライト、特に
DDA（デイジタルデイフアレンシヤルアナラ
イザ）の結果の書き込みとグラフイツクデイスプ
レイへの表示の読み出しのメモリ制御を有効に行
わしめるグラフイツクデイスプレイ制御方法に関
するものである。

従来例の構成とその問題点グラフイツクデイスプレイ（ラスタスキヤン
式）では、数式で表現された図形を、DDAで点
（ピクセル）列に変えフレームメモリに書き込み、
このフレームメモリからデータを読出し、陰極線
管（CRT）に表示するのが一般的である。第１
図は、DDAにより図形を点列に変えた例である。
第１図におけるは、勾配の小さな直線を示し、
この直線をDDAでピクセル列（ピクセルの座標
を丸印示す）に変えると、同一行（ｘ方向）に多
ピクセルが並ぶことになる。第１図の例は、勾
配の大きな直線の例であり、この場合は同一欄
（ｙ方向）に多ピクセルが並ぶことになる。第１
図のの場合は、ｘ方向に多ピクセル同時書き込
みができると効果的にメモリに書き込める。また
の場合は、ｙ方向に多ピクセル同時書き込みが
できると効果的にメモリに書き込める。

集積度の大きいICを使つて、フレームメモリ
を構成するときは、複数個のICを用いて、多ピ
クセル同時に読み書きするようにするのが、普通
であるがｘ方向に多ピクセル同時読み出し、書き
込みを行うようにすれば、ｙ方向の多ピクセルは
従来例では、同一ICの中に入ることになり、多
ピクセル同時の読み出し、書き込みができなくな
る。また、ｙ方向に多ピクセル読み書きできるよ
うにすれば、ｘ方向の多ピクセル同時の読み出し
書き込みができなくなる。

第２図は、この問題を解決するための従来例で
ある。第２図ａは、フレームメモリの画面上のピ
クセルの書き方を示すもので、フレームメモリを
小さな正方形の小領域に分ける。分けた領域では
画面上のピクセルが、同じ行（ｘ方向）のピクセ
ルは、メモリ上で同一行に、また画面上で同じ欄
（ｙ方向）のピクセルは、メモリ上で必ず別の行
になるように配置する。（例えば第２図ａのｄ２
３は、画面上２行３欄目のピクセルの状態を示
す）第２図ｂは、DDA終了時のバツフアメモリ上
のピクセルの配置を示している。このバツフアメ
モリの内容をフレームメモリに書き込むとき、ア
ドレス変換テーブルを使つて配列を変えて書き込
む。第２図ｃは、第２図ａの配列方法とは、別の
配列方法の一部を示すもので、同一行は同一行、
同一欄は別行のルールを守つている。メモリ上の
ピクセル順は、CRT上のピクセル順とは異なつ
ており、CRTデイスプレイ上に表示するときは
読み出したデータの順番を入れ変える。

この方法では、DDAの結果を正方形のバツフ
アメモリに貯えている。

この方法では、読み書きビツト数が多くなると
その２乗倍で、DDAの正方形バツフアやアドレ
ス変換部が増え、多ピクセルの同時読み書きには
向かない欠点がある。

発明の目的本発明は、上記従来例の欠点を除去するもので
あり、多ピクセルのDDA結果をｘ方向、ｙ方向
へ書き込む有効なグラフイツクデイスプレイ制御
方法を提供するものである。

発明の構成本発明は、フレームメモリの縦横比を、グラフ
イツクデイスプレイの画面の縦横比と異ならせる
とともに、アドレツシングを工夫することにより
ｘ方向とｙ方向の読み書きを行うものである。

実施例の説明以下に本発明の一実施例の構成について図面と
ともに説明する。

第３図において１は、フレームメモリであり、
このフレームメモリ１は少くともCRT画面一画
面分のピクセルを記憶する記憶容量を有し、この
フレームメモリ１よりデータを絶えず読み出して
CRTデイスプレイ４へ表示している。フレーム
メモリ１のピクセル配列を第４図に示す。このフ
レームメモリ１は、第４図に示すように、CRT
デイスプレイの画面の大きさ、すなわち（ｍ＋
１）×（ｎ＋１）個のピクセルに対して、ｍ×（ｎ
＋２）の大きさに取つている。（この例では、ｍ
＞ｎである。ｎ＞ｍのときは、ｍ×（ｎ＋α）、α
２となる）すなわち、欄を１つ減じ、行を１つ
増している。この結果、CRTデイスプレイに表
示するピクセルは、１行ごとに１ピクセルはみ出
し、次の行に移される。CRTデイスプレイのピ
クセルの位置と、メモリ上のピクセルの位置が１
行ごとに１つずれて行くわけである。フレームメ
モリ上のｉ欄ｊ行の記憶位置には、CRTデイス
プレイ上の（ｉ−ｊ）欄ｊ行のピクセルを記憶さ
せる。なおｉ−ｊ＜０のときは、ｉ欄ｊ行の位置
に（ｉ−ｊ＋ｍ＋１）欄（ｊ−１）行のピクセル
を記憶させる。なお、フレームメモリ１の構成
は、（ｍ＋１）×（ｎ＋１）個のピクセルに対して、
（ｍ＋２）×n₂の配列とし、ｉ欄ｊ行の記憶位置
に、グラフイツクデイスプレイのｊ欄（ｉ−ｊ）
行（ただし、ｉ−ｊ０）または（ｊ−１）欄
（ｉ−ｊ＋ｍ＋１）行（ただしｉ−ｊ＜０）のピ
クセルを記憶させてもよい。

フレームメモリ１の容量は、画面サイズ（ｍ＋
１）×（ｎ＋１）より大きくなければならない。こ
のため、フレームメモリ１の大きさは、ｍ×（n₁
＋２）や（ｍ＋２）×n₂と書いた。n₁，n₂は、ｍ
×（n₁＋２）＞（ｍ＋１）×（ｎ＋１），（ｍ＋２）×
n₂
＞（ｍ＋１）×（ｎ＋１）の条件を満足する整数で
ある。

なお、フレームメモリ１に記憶されるピクセル
とは、白黒表示の場合は１ビツト、カラー表示の
場合は複数ビツトで構成される。

フレームメモリ１は、通常数ピクセル分同時読
み出し、書き込みが行われる。書き込みに当つて
は、後述のように欄ごとに別の行アドレスを選択
できるように構成する。今日的な技術であれば、
フレームメモリ１は、複数のICメモリチツプで
構成する。この場合、ICチツプにより、別のア
ドレス選択信号が与えられることを意味する。画
面表示のための読み出しには、同時読み出しの全
欄が同一行アドレスにできるように構成する。

第８図は、フレームメモリ１の具体事例を示す
ものである。この事例では、100×1000程度の画
面を毎秒60回表示（リフレツシユ）するグラフイ
ツクデイスプレイを、サイクルタイム200ナノ秒
の１×64キロビツトDRAMで、構成する場合を
考えてみた。64キロビツトDRAMを16個使うと、
1Mビツトのメモリ空間を用意できる。このメモ
リには、1024×1024の画像情報を記憶できる。こ
の場合、CRTへの表示のために必要なメモリサ
イクルは、1024×1024×60／16＝約400万回にな
る。200ナノ秒のメモリは、毎秒500万回のメモリ
サイクルがあるから、８割がCRTへの表示に使
われることになる。その残りのメモリサイクル
が、DDAの結果を書き込むことに使用可能とな
る。DDAの結果を１ビツトずつ書くと遅くなる
ので、１サイクルに複数ビツト書き込む本発明が
必要になるのである。

第８図の１０１ａから１０１ｒまでは、
DRAMである。２１は、アドレスバスで、書き
込みでは、XYアドレス９またはアドレス変換１
１からのアドレス情報を、読み出しでは、タイミ
ングジエネレータ３からのアドレス情報を、
DRAM１０１に供給する。

２２は、テータバスで、書き込みでは、ライト
バツフア８からの表示情報を、DRAM１０１に
供給する。読み出しでは、DRAM１０１からリ
ードバツフア２に、表示情報を供給する。１×64
キロビツトDRAM16個でフレームメモリ１を構
成した場合、かくDRAMのデータビツトは、１
ビツトであるから、16個のDRAMを使うときに
は、データバス２２は、16ビツトのバスにする。

１×64キロビツトDRAMアドレス情報は、16
ビツトであるが、後述するように、各DRAMに
は、一部が異なるアドレス情報が与えられるの
で、バスのビツト数は、16より増える
（64KDRAMでは、通常ロウアドレスとコラムア
ドレスを２回に分けて転送し、アドレスのビツト
数を減らしている。この件は、本発明の本質と関
係がないので、全体として、一つのタイミングで
アドレス情報を転送するものとして説明する。）。

第９図は、DRAM１０１に、画像情報を書き
込む方法を示す。第８図に示す具体事例に、第４
図の方法を適用したものである。（ｍ＋１）×（ｎ
＋１）を1024×1024にとり、（ｍ＋２）×ｎを、
1025×1023にとつた場合である。

CRTに表示するときのことを考え、０／０か
ら０／15までの表示情報は、別のDRAMに記憶
させる。以下、順次同じように、16ピクセルごと
に、同じDRAMに記憶することになる。このけ
つか、０／０，０／16，０／32，０／48，……の
ピクセルが同じDRAMに記憶される。

この構成では、後述DDAのＸ方向とＹ方向の
制御を必要とするのは、第９図のＹ軸方向である
から、Ｙ軸1024ビツト分すなわち、アドレス線に
すると12ビツト分は、各DRAM別々にアドレス
を供給することになる。

第３図における２はリードバツフアであり、こ
のリードバツフア２はフレームメモリ１から同時
読み出した多ピクセルを１ピクセルずつCRTデ
イスプレイ４へ送り出すものである。３はタイミ
ングジエネレータであり、このタイミングジエネ
レータ３はCRTデイスプレイ４へ送出する表示
データのアドレスと読み出しタイミング信号をフ
レームメモリ１に供給し、読み出しを行わせると
ともに、フレームメモリ１の読み出しデータをリ
ードバツフア２にセツトしたあと、CRTデイス
プレイ４へ１ピクセルずつ送るタイミングを供給
するものである。前記のように配列が表示とずれ
ているから、各行において、何ワード（並列読み
書きの単位）目の何ピクセル目からCRTデイス
プレイ４に送り、どこで終りにするかのアドレス
コントロールを、行ごとに行うのも、このタイミ
ングジエネレータ３の役割である。タイミングジ
エネレータ３は、またCRTデイスプレイ４に水
平・垂直同期信号を供給する。４はCRTデイス
プレイであり、このCRTデイスプレイ４はラス
タースキヤン形のデイスプレイであり、水平・垂
直同期信号と輝度信号により、画像を表示するも
のである。５はDDA（デジタルデイフアレンシヤ
ルアナライザ）であり、このDDA５は数式で表
現された図形をピクセル例に変換するものであ
る。変換結果は、XYアドレス、XYフラツグラ
イトデータである。６はセグメントバツフアであ
り、このセグメントバツフア６はCRTデイスプ
レイ４に表示する図形を数式の形で記憶するもの
である。７はコントローラであり、このコントロ
ーラ７はセグメントバツフア６から図形の要素を
１つずつ取り出し、DDA５へ渡して、ピクセル
列に変換せしめるものである。８はライトバツフ
アであり、このライトバツフア８は、DDA５の
変換結果をフレームメモリ１へ書き込むため、一
時的に記憶するものである。ライトバツフア８の
内容は、XYフラツグ１０の状態により異なる。
第１図のように、勾配が小さい図形のときは、
XYフラツグ１０は“Ｘ”であつて、ライトバツ
フア８の内容は第５図ａに示すように、CRTデ
イスプレイ４の画面上でｘ方向に並ぶピクセル列
を記憶している。また、第１図のように勾配が
大きい図形のときは、XYフラツグ１０は“Ｙ”
であつて、ライトバツフア８の内容は、第５図ｂ
に示すように、CRTデイスプレイ４の画面上で
ｙ方向に並ぶピクセル列を記憶している。当然の
こととして、ライトバツフア８は、ピクセルの点
滅・色によつて異なるデータを記録している。第
５図の記号は、第４図の記号と同じである。９は
XYアドレスレジスタであり、このXYアドレス
レジスタ９はDDA５でセツトされ、DDA５の変
換結果として現われるピクセル列のフレームメモ
リ１上の位置を示す。画面上ｉ欄ｊ行のピクセル
のメモリ上のアドレスは（ｉ＋ｊ）欄ｊ行の位置
を示す。ｉ＋ｊｍのときは（ｉ＋ｊ−ｍ）欄
（ｊ＋１）行を示す。XYアドレスレジスタ９は、
ピクセル列の代表位置を示している。１０はXY
フラツグであり、このXYフラツグ１０はDDA５
でセツトされ、第１図でのべた図形の勾配によつ
てDDA結果がｘ方向に長い“Ｘ”状態か、ｙ方
向に長い“Ｙ”状態にあるかを示す。１１はアド
レス変換器であり、このアドレス変換器１０はフ
レームメモリ１のアドレスがｘ方向に１ピクセル
ずれるに従いｙ方向へ１ピクセル分ずらせる計算
をするものである。

第６図は、アドレス変換器１１の詳細を示すも
のである。第６図において１１２，１１３，…
は、ハーフアダであり、ハーフアダ１１２はXY
アドレスレジスタ９のＹアドレスを入力とする。
ハーフアダ１１３は、ハーフアダ１１２の出力を
入力とする。以下同じ接続をする。ハーフアダ１
１２，１１３，…は、それぞれの入力に＋１を加
えるものである。上記ハーフアダ１１２，１１
３，…の出力は、アドレススイツチ１２を経由し
それぞれフレームメモリ１の別の欄に印加せしめ
る。

第３図において、１２はアドレススイツチであ
り、このアドレススイツチ１２はXYフラツグの
状態により、フレームメモリ１へのアドレスの加
え方を変えるものである。すなわち、XYフラツ
グが“Ｘ”のときは、XYアドレスレジスタ９の
出力そのままをフレームメモリ１へ印加する。こ
の場合、欄が右へ１つ移つても、行（Ｙ）アドレ
スは変わらない。XYフラツグが“Ｙ”のとき
は、XYアドレスレジスタ９の出力の欄（Ｘ）ア
ドレスはそのまま印加し、行（Ｙ）アドレスはア
ドレス変換器１１の出力をフレームメモリ１へ印
加する。この場合、欄が右へ１つ移ると行（Ｙ）
アドレスは下へ１つづれることになる。即ち、ア
ドレススイツチ１２によつて、アドレス変換器１
１を構成しているハーフアダ１１２，１１３，…
の出力（ｙ方向のアドレス）は、欄ごとに別の値
を取つているからである。

次に本実施例の動作を第７図によつて説明す
る。第７図ａは、ｘ方向に長い例である。DDA
の結果、ｄ（ｉ＋１），ｊ，ｄ（ｉ＋２），ｊに図形
が発生した。水平方向の読み書きのワードdiから
ｄ（ｉ＋３）の中に入つているので、この単位で
書き変える。XYフラツグ１０が“Ｘ”であるの
で、全欄のＹアドレスを同じにしてフレームメモ
リ１に記憶する。すなわち、第８図の例であれ
ば、すべてのDRAMに、同じアドレスが与えら
れる。第７図ｂは、ｙ方向に長い例である。
DDAの結果ｉ行の（ｊ＋１）、（ｊ＋２）にデー
タが発生した。垂直方向のdiからｄ（ｊ＋３）に
入つているのでこの単位で書きかえる。XYフラ
ツグが“Ｙ”であるので、アドレス変換器１１経
由でアドレスが印加される結果、ｘ方向にずれる
に従い、Ｙアドレスが１つずつ増える。フレーム
メモリ１の構成が１ピクセル右にずれるに従い、
下へピクセル移る形式になつているので、所定の
ｙ方向に書き込まれたことになつている。すなわ
ち、第８図の例であれば、第９図で示しているＹ
軸方向のアドレスにのみ、前のDRAMのアドレ
スに１を加えたアドレスを次のDRAMのアドレ
スに与えられる。

第３図では、ハーフアダにビツト長の制限を設
けなかつたが、実用的には制限を設けた方が有利
である。その一例として、ハーフアダを４ビツト
にし、その数を15コにすることが考えられる。こ
の場合、最大16ピクセルのｙ方向書き込みができ
る。この場合、４ビツト目から５ビツト目へ桁上
げができないので、桁上げが発生しない範囲に書
き込みエリアを制限する。ハーフアダで桁上げが
発生しないように、アドレス変換部へ与えるアド
レスを制限し、その代り２回に分けて書き込めば
よい。

なお、上記実施例では（ｍ＋１）×（ｎ＋１）の
画面に対して、ｍ×（ｎ＋２）のメモリ構成を取
つているが、（ｍ＋２）×ｎのメモリ構成にしても
同じ効果を上げることができる。この場合CRT
デイスプレイ上のｉ欄ｊ行目のピクセルは、メモ
リ上の（ｉ＋ｊ）欄ｊ行に記憶させることにな
る。またハーフアダ１１２，１１３，…は、１を
引く動作をさせる。

発明の効果本発明は、メモリプレーン全体に渉つて読み出
し方法を工夫しているため、比較的多ビツトのｙ
方向、ｘ方向の切替読み出しができ、高速のリー
ドライトに効果的である。また、CRTデイスプ
レイに表示するための読み出しに当つて、ピクセ
ルの配列の変更が必要ない利点も有する。

【図面の簡単な説明】

第１図はグラフイツクデイスプレイにおける画
像処理例を示す図、第２図ａ，ｂ，ｃは従来のグ
ラフイツクデイスプレイのメモリ構成を示す図、
第３図は本発明の一実施例におけるグラフイツク
デイスプレイ制御方法を実施する装置のブロツク
図、第４図は本発明の一実施例におけるメモリ構
成を示す図、第５図ａ，ｂはそれぞれ同実施例に
おけるライトバツフアの動作説明図、第６図は同
実施例におけるアドレス変換器のブロツク図、第
７図ａ，ｂはそれぞれ同実施例の動作説明図、第
８図はフレームメモリ１の具体例の動作説明図、
第９図は画像情報の書き込みのブロツク図であ
る。１……フレームメモリ、２……リードバツフ
ア、３……タイミングジエネレータ、４……
CRTデイスプレイ、５……DDA、８……ライト
バツフア、９……XYアドレス、１０……XYフ
ラツグ、１１……アドレス変換器、１２……アド
レススイツチ、１１２，１１３……ハーフアダ。

Claims

【特許請求の範囲】１ DDAの変換結果を勾配状態を表すフラツグ
に応じてフレームメモリに書き込み、ラスタスキ
ヤン式のグラフイツクデイスプレイに読み出すも
のにおいて、このグラフイツクデイスプレイの一
画面を構成する（ｍ＋１）×（ｎ＋１）個のピクセ
ルに対し、ｍ×n₁または（ｍ＋２）×n₂の配列で
（ｍ＋１）×（ｎ＋１）個のピクセルを記憶する複
数のメモリユニツトからなるフレームメモリを有
し、上記フレームメモリの配列がｍ×n₁の場合、
上記フレームメモリのｉ欄ｊ行の記憶位置に、上
記グラフイツクデイスプレイの（ｉ−ｊ）欄ｊ行
（ただし、ｉ−ｊ≧０）または（ｉ−ｊ＋ｍ＋１）
欄（ｊ−１）行（ただし、ｉ−ｊ＜０）のピクセ
ルを記憶させ、または上記フレームメモリの配列
が（ｍ＋２）×n₂の場合、上記フレームメモリの
ｉ欄ｊ行の記憶位置に、上記グラフイツクデイス
プレイのｊ欄（ｉ−ｊ）行（ただし、ｉ−ｊ≧
０）または（ｊ−１）欄（ｉ−ｊ＋ｍ＋１）行
（ただし、ｉ−ｊ＜０）のピクセルを記憶させ、
各メモリユニツトに同一あるいは別のアドレスを
与える手段を設けることにより、上記フレームメ
モリの複数欄同一行の複数のピクセルまたは複数
欄複数行の複数のピクセルを同時読出しすること
を特徴とするグラフイツクデイスプレイ制御方
法。２複数のハーフアダを結合し、各ハーフアダの
出力を異なつたアドレスとしてフレームメモリに
与える特許請求の範囲第１項記載のグラフイツク
デイスプレイ制御方法。