JPS6126377A - 階調デ−タ変換制御方式 - Google Patents
階調デ−タ変換制御方式Info
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- JPS6126377A JPS6126377A JP14689584A JP14689584A JPS6126377A JP S6126377 A JPS6126377 A JP S6126377A JP 14689584 A JP14689584 A JP 14689584A JP 14689584 A JP14689584 A JP 14689584A JP S6126377 A JPS6126377 A JP S6126377A
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- Japan
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- data
- gradation
- signal
- memory
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- Pending
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/405—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels
- H04N1/4055—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels producing a clustered dots or a size modulated halftone pattern
- H04N1/4056—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels producing a clustered dots or a size modulated halftone pattern the pattern varying in one dimension only, e.g. dash length, pulse width modulation [PWM]
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Electronic Switches (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、サーマルプリンタによってビデオ信号の階調
記録を行う方式に於いて、そのビデオ信号を所定の階調
数に対応した階調データに高速変換する階調データ変換
制御方式に関するものである。
記録を行う方式に於いて、そのビデオ信号を所定の階調
数に対応した階調データに高速変換する階調データ変換
制御方式に関するものである。
所望のテレビ画面を指定してハードコピーを出力する記
録方式が提案されている。例えば、１画面分のビデオ信
号をディジクル信号に変換してメモリに蓄積し、このメ
モリから所定の長さのディジタル信号を読出して、所望
の階調数の階調データに変換し、この階調データをプリ
ンタに加えて階調記録するものである。プリンタとして
は、比較的構成が簡単なサーマルプリンタが用いられ、
階調記録方式としては、面積階調方式や多重記録方式等
があり、それらの階調記録方式に対応した階調データが
用いられる。
録方式が提案されている。例えば、１画面分のビデオ信
号をディジクル信号に変換してメモリに蓄積し、このメ
モリから所定の長さのディジタル信号を読出して、所望
の階調数の階調データに変換し、この階調データをプリ
ンタに加えて階調記録するものである。プリンタとして
は、比較的構成が簡単なサーマルプリンタが用いられ、
階調記録方式としては、面積階調方式や多重記録方式等
があり、それらの階調記録方式に対応した階調データが
用いられる。
ビデオ信号から階調記録する為の階調データに変換する
方式は、マイクロプロセッサ等を用いて、ソフトウェア
による変換する方式が採用されており、変換処理演算や
メモリに対する書込み続出しの繰り返しが多くなるから
、ハードウェアは少なくて済むとしても、変換に要する
ステップ数が多く、変換処理時間が長くなって、高速記
録ができない欠点があった。
方式は、マイクロプロセッサ等を用いて、ソフトウェア
による変換する方式が採用されており、変換処理演算や
メモリに対する書込み続出しの繰り返しが多くなるから
、ハードウェアは少なくて済むとしても、変換に要する
ステップ数が多く、変換処理時間が長くなって、高速記
録ができない欠点があった。
本発明は、簡単なハードウェアの追加で、階調データの
高速変換を可能とすることを目的とするものである。
高速変換を可能とすることを目的とするものである。
本発明の階調データ変換制御方式は、ビデオ信号を階調
数に対応したビット構成のディジクルデータに変換する
ＡＤ変換器と、このＡＤ変換器により変換されたディジ
タルデータを蓄積するビデオメモリと、このビデオメモ
リに蓄積されたディジタルデータを読出してプリセット
するカウンタとを備え、カウンタの所定の階調数のダウ
ンカウントにより得られる“１”、“０”のデータ列を
サーマルプリンタの記録（又は非起ｔ＆、） 、非記録
（又は記録）の階調データとするものである。
数に対応したビット構成のディジクルデータに変換する
ＡＤ変換器と、このＡＤ変換器により変換されたディジ
タルデータを蓄積するビデオメモリと、このビデオメモ
リに蓄積されたディジタルデータを読出してプリセット
するカウンタとを備え、カウンタの所定の階調数のダウ
ンカウントにより得られる“１”、“０”のデータ列を
サーマルプリンタの記録（又は非起ｔ＆、） 、非記録
（又は記録）の階調データとするものである。
〔作用〕
階調数に対応するビット構成のディジタルデータをカウ
ンタにプリセットし、階調数のダウンカウントを行うこ
とにより、ディジクルデータに対応したダウンカウント
数の時にボロー信号が出力され、そのボロー信号が出力
される前のカウントクロック信号に対応したデータ列を
非記録、ボロー信号が出力された後のカウントクロック
信号に対応したデータ列を記録のそれぞれ階調データと
するものである。
ンタにプリセットし、階調数のダウンカウントを行うこ
とにより、ディジクルデータに対応したダウンカウント
数の時にボロー信号が出力され、そのボロー信号が出力
される前のカウントクロック信号に対応したデータ列を
非記録、ボロー信号が出力された後のカウントクロック
信号に対応したデータ列を記録のそれぞれ階調データと
するものである。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
第１図は、本発明の実施例の要部ブロック図であり、１
はビデオ信号を所望の階調数に対応したビット構成のデ
ィ、ジタルデータに変換するＡＤ変換器（Ａ／Ｄ＞ 、
２はディジクルデータを蓄積するビデオメモリ （ＶＤ
Ｍ） 、３はディジタルデータを階調データに変換する
変換回路（ＣＶ） 、４は各部を制御するマイクロプロ
セッサ（ＭＰＵ）、５ば１ライン分の階調データを蓄積
するラインメモリ （ＬＭ） 、６はサーマルプリンタ
（ＴＨ）である。
はビデオ信号を所望の階調数に対応したビット構成のデ
ィ、ジタルデータに変換するＡＤ変換器（Ａ／Ｄ＞ 、
２はディジクルデータを蓄積するビデオメモリ （ＶＤ
Ｍ） 、３はディジタルデータを階調データに変換する
変換回路（ＣＶ） 、４は各部を制御するマイクロプロ
セッサ（ＭＰＵ）、５ば１ライン分の階調データを蓄積
するラインメモリ （ＬＭ） 、６はサーマルプリンタ
（ＴＨ）である。
プリント命令がマイクロプロセッサ４に入力されると、
マイクロプロセッサ４からＡＤ変換器１に対してサンプ
リング命令を出す。このサンプリング命令により、ＡＤ
変換器１は、入力ビデオ信号を階調数に対応したピント
構成のディジクルデータに変換する。例えば、１６階調
の場合は、４ビツト構成のディジタルデータに変換し、
３２階調の場合は、５ビット構成のディジクルデータに
変換することになる。このディジタルデータは、マイク
ロプロセッサ４の制御によりビデオメモリ２に書込まれ
、１画面分の書込みが終了すると、ヤイクロブロセソサ
４は、ビデオメモリ２からディジタルデータの読出しを
行って変換回路３に入力し、カウンタにディジタルデー
タをプリセットした後ダウンカウントすることによって
、階調データに変換し、この階調データをラインメモリ
５に転送し、１ライン分の階調データがラインメモリ５
に蓄積されると、サーマルプリンタ６にこの階調データ
が転送されて階調記録が行われる。これを所定のライン
数分繰り返すものである。
マイクロプロセッサ４からＡＤ変換器１に対してサンプ
リング命令を出す。このサンプリング命令により、ＡＤ
変換器１は、入力ビデオ信号を階調数に対応したピント
構成のディジクルデータに変換する。例えば、１６階調
の場合は、４ビツト構成のディジタルデータに変換し、
３２階調の場合は、５ビット構成のディジクルデータに
変換することになる。このディジタルデータは、マイク
ロプロセッサ４の制御によりビデオメモリ２に書込まれ
、１画面分の書込みが終了すると、ヤイクロブロセソサ
４は、ビデオメモリ２からディジタルデータの読出しを
行って変換回路３に入力し、カウンタにディジタルデー
タをプリセットした後ダウンカウントすることによって
、階調データに変換し、この階調データをラインメモリ
５に転送し、１ライン分の階調データがラインメモリ５
に蓄積されると、サーマルプリンタ６にこの階調データ
が転送されて階調記録が行われる。これを所定のライン
数分繰り返すものである。
マイクロプロセッサ４を８ビツト処理の構成とし、ビデ
オメモリ２を１ワード８ビット構成とすると、１６階調
の場合、ディジタルデータは前述のように４ビツト構成
であるから、第２図に示すように、００００〜ｎｎｎｎ
をビデオメモリ２の番地とした時、最初に変換された４
ヒントのディジクルデータＤ１をラッチしておき、次に
変換された４ビツトのディジクルデータＤ２と共に、８
ビ・７ト１ワードとして００００番地に書込み、次に変
換されたディジクルデータＤ３とその次に変換されたデ
ィジクルデータＤ４とを０００１番地に書込み、以下同
様にして、ｎｎｎｎ番地にディジタルデータＤｍ （ｍ
−１）、Ｄｍｍを書込むことになる。
オメモリ２を１ワード８ビット構成とすると、１６階調
の場合、ディジタルデータは前述のように４ビツト構成
であるから、第２図に示すように、００００〜ｎｎｎｎ
をビデオメモリ２の番地とした時、最初に変換された４
ヒントのディジクルデータＤ１をラッチしておき、次に
変換された４ビツトのディジクルデータＤ２と共に、８
ビ・７ト１ワードとして００００番地に書込み、次に変
換されたディジクルデータＤ３とその次に変換されたデ
ィジクルデータＤ４とを０００１番地に書込み、以下同
様にして、ｎｎｎｎ番地にディジタルデータＤｍ （ｍ
−１）、Ｄｍｍを書込むことになる。
変換回路３は、ディジクルデータをプリセットしてダウ
ンカウントを行うカウンタ等から構成されて、所望の階
調数のデータ列からなる階調データに変換するものであ
り、例えば、１６階調の場合は、１画素を１６個の１”
、“０”からなる階調データとし、又３２階調の場合は
、３２個の“′１”、“０”からなる階調データとする
ものである。
ンカウントを行うカウンタ等から構成されて、所望の階
調数のデータ列からなる階調データに変換するものであ
り、例えば、１６階調の場合は、１画素を１６個の１”
、“０”からなる階調データとし、又３２階調の場合は
、３２個の“′１”、“０”からなる階調データとする
ものである。
第３図は、１６階調の場合の変換された階調データの一
例を示すものであり、ＤＩｌＩ〜Ｄβ８はそれぞれｎド
ツト目からｆｉ＋７ドツト目に対応し、０番地から１５
番地までは１回分の印字データに対応するものである。
例を示すものであり、ＤＩｌＩ〜Ｄβ８はそれぞれｎド
ツト目からｆｉ＋７ドツト目に対応し、０番地から１５
番地までは１回分の印字データに対応するものである。
第４図は、ラインメモリ５の内容の一例を示し、サーマ
ルプリンタのサーマルヘッドが４８０ドツト構成の場合
についてのものである。即ち、第３図に於けるＤβ１〜
ＤＩＶ、８の０番地に対応する内容が、第４図のライン
メモリ５のＤｈＯの０〜７番地に書込まれ、Ｄｉ〜Ｄβ
８の１番地に対応する内容が、ラインメモリ５のＤｈｌ
の０〜７番地に書込まれる。同様にして、Ｄ Ａ’ １
〜Ｄβ８の１５番地に対応する内容が、ラインメモリ５
のＤｈｌ５の０〜７番地に書込まれる。次には、変換さ
れた階調データのＤβ１〜ＤＩ２８の０番地に対応する
内容が、ラインメモリ５のＤｈＯの８〜１５番地に書込
まれることになる。そして、Ｄｈｌ５の４７９番地まで
書込まれると、１ライン分の印字データがラインメモリ
５に格納されたことになる。
ルプリンタのサーマルヘッドが４８０ドツト構成の場合
についてのものである。即ち、第３図に於けるＤβ１〜
ＤＩＶ、８の０番地に対応する内容が、第４図のライン
メモリ５のＤｈＯの０〜７番地に書込まれ、Ｄｉ〜Ｄβ
８の１番地に対応する内容が、ラインメモリ５のＤｈｌ
の０〜７番地に書込まれる。同様にして、Ｄ Ａ’ １
〜Ｄβ８の１５番地に対応する内容が、ラインメモリ５
のＤｈｌ５の０〜７番地に書込まれる。次には、変換さ
れた階調データのＤβ１〜ＤＩ２８の０番地に対応する
内容が、ラインメモリ５のＤｈＯの８〜１５番地に書込
まれることになる。そして、Ｄｈｌ５の４７９番地まで
書込まれると、１ライン分の印字データがラインメモリ
５に格納されたことになる。
そして、ラインメモリ５のＤｈＯの０〜４７９番地のデ
ータを４８０ドツトのサーマルヘッドの駆動信号として
転送して、１ラインの最初の印字を行い、次にＤｈｌの
０〜４７９番地のデータをサーマルヘッドの駆動信号と
して転送し、２回目の印字を行い、以下同様にして、Ｄ
ｈｌ５のＯ〜４７９番地のデータをサーマルヘッドの駆
動信号として転送し、１６階調の印字を行わせるもので
ある。なお、第４図に於いて、１”は白く非記録）、“
０”は黒（記録）に対応するので、０ドツト目は“０″
が８個であるから８の濃度となり、１ドツト目は“０”
が７個であるから７の濃度となる。又７ドツト目は“０
”が１４個であるから１４の濃度となる。
ータを４８０ドツトのサーマルヘッドの駆動信号として
転送して、１ラインの最初の印字を行い、次にＤｈｌの
０〜４７９番地のデータをサーマルヘッドの駆動信号と
して転送し、２回目の印字を行い、以下同様にして、Ｄ
ｈｌ５のＯ〜４７９番地のデータをサーマルヘッドの駆
動信号として転送し、１６階調の印字を行わせるもので
ある。なお、第４図に於いて、１”は白く非記録）、“
０”は黒（記録）に対応するので、０ドツト目は“０″
が８個であるから８の濃度となり、１ドツト目は“０”
が７個であるから７の濃度となる。又７ドツト目は“０
”が１４個であるから１４の濃度となる。
第５図は、１６階調の場合の変換回路３の構成の一例を
示し、第６図ば、第５図の各部に於ける信号の一例を示
すものである。第５図に於いて、７．８はフリップフロ
ップ、９，１０は８ビツトのデータをランチするランチ
回路、１１〜１５は１６進カウンク、１６〜２０はフリ
ップフロップ、２１．２２はファースト・イン・ファス
ト・アウト（Ｆ Ｉ Ｆ○）のバッファメモリ、２３は
モノマルチハイブレーク、２４〜２６，３０，３１゜３
４はインハーク、２７，２８．２９はアンド回路、３２
．３３は否定入力のナンド回路であり、各部の信号８１
〜Ｓ２３は第６図の８１〜Ｓ２３に対応するものである
。又ＢＵＳはマイクロプロセッサ４のハスに接続される
ことを示し、ＱＡ。
示し、第６図ば、第５図の各部に於ける信号の一例を示
すものである。第５図に於いて、７．８はフリップフロ
ップ、９，１０は８ビツトのデータをランチするランチ
回路、１１〜１５は１６進カウンク、１６〜２０はフリ
ップフロップ、２１．２２はファースト・イン・ファス
ト・アウト（Ｆ Ｉ Ｆ○）のバッファメモリ、２３は
モノマルチハイブレーク、２４〜２６，３０，３１゜３
４はインハーク、２７，２８．２９はアンド回路、３２
．３３は否定入力のナンド回路であり、各部の信号８１
〜Ｓ２３は第６図の８１〜Ｓ２３に対応するものである
。又ＢＵＳはマイクロプロセッサ４のハスに接続される
ことを示し、ＱＡ。
Ｅはシステムクロック信号、ＡＯ，ＡＩはヒデオメモリ
２の読出アドレスの０ビツト及び１ビツト、Ｃ８はビデ
オメモリ２のチップセレクト信号、ＣＬＫはクロック信
号、ＢＣ３はバッファメモリのチップセレクト信号であ
る。
２の読出アドレスの０ビツト及び１ビツト、Ｃ８はビデ
オメモリ２のチップセレクト信号、ＣＬＫはクロック信
号、ＢＣ３はバッファメモリのチップセレクト信号であ
る。
マイクロプロセッサ４からビデオメモリ２をアクセスす
ると、システムクロック信号５ｌ（Ｅ）とチップセレク
ト信号Ｓ５が“′１”、アドレス信号３３’（ＡＯ）と
システムクロック信号５２（ＱＡ）が“０”のタイミン
グＴ１に於いて、“１”のランチ信号Ｓ７がアンド回路
２７から出力される。このランチ信号Ｓ７ばラッチ回路
９とフリ・ノブフロンプ２０とのクロック端子ＣＫに加
えられ、ランチ信号Ｓ７の立上りでマイクロプロセッサ
４のデータバス上にビデオメモリ２から読出されたデー
タＳ６がランチ回路９にラッチされる。
ると、システムクロック信号５ｌ（Ｅ）とチップセレク
ト信号Ｓ５が“′１”、アドレス信号３３’（ＡＯ）と
システムクロック信号５２（ＱＡ）が“０”のタイミン
グＴ１に於いて、“１”のランチ信号Ｓ７がアンド回路
２７から出力される。このランチ信号Ｓ７ばラッチ回路
９とフリ・ノブフロンプ２０とのクロック端子ＣＫに加
えられ、ランチ信号Ｓ７の立上りでマイクロプロセッサ
４のデータバス上にビデオメモリ２から読出されたデー
タＳ６がランチ回路９にラッチされる。
又アドレス信号３４（Ａｌ）が°“０”であるから、ラ
ンチ信号Ｓ７によりフリップフロップ２０のＱ端子が“
０”、ｄ端子が“１”となり、このＱ端子の出力信号３
１０がバッファメモリ２２のインブｙ ｔ・レディエネ
ーブル端子ＩＲＥに、又ｄ端子の出力信号Ｓ９がバッフ
ァメモリ２１のインプットレディエネーブル端子ＩＲＥ
にそれぞれ入力され、この場合は、信号Ｓ９が′１”で
あるから、バッファメモリ２１のみが書込可能状態とな
る。
ンチ信号Ｓ７によりフリップフロップ２０のＱ端子が“
０”、ｄ端子が“１”となり、このＱ端子の出力信号３
１０がバッファメモリ２２のインブｙ ｔ・レディエネ
ーブル端子ＩＲＥに、又ｄ端子の出力信号Ｓ９がバッフ
ァメモリ２１のインプットレディエネーブル端子ＩＲＥ
にそれぞれ入力され、この場合は、信号Ｓ９が′１”で
あるから、バッファメモリ２１のみが書込可能状態とな
る。
次にビデオメモリ２の続出アドレスを＋１してアクセス
し、システムクロック信号３１（Ｅ）。
し、システムクロック信号３１（Ｅ）。
チップセレクト信号Ｓ５．及びアドレス信号５３（ＡＯ
）が１”、システムクロック信号５２（ＱＡ）が０”と
なるタイミングＴ２に於いてアンド回路２８から′ｌ”
のランチ信号Ｓ８が出力され、ランチ回路１０とフリッ
プフロップ１６／−１９のクロック端子ＣＫ及びモノマ
ルチハイブレーク２３のトリガ端子Ａに入力され、ラン
チ信号Ｓ８の立上りでビデオメモリ２から読出されたデ
ータＳ６がランチ回路１０にラッチされる。これによっ
て、う・／子回路９，１０にはビデオメモリ２から２回
に分けて読出された合計１６ビ・ノド即ち４ビツトのデ
ィジタルデータが４ビツト分ランチされたことになる。
）が１”、システムクロック信号５２（ＱＡ）が０”と
なるタイミングＴ２に於いてアンド回路２８から′ｌ”
のランチ信号Ｓ８が出力され、ランチ回路１０とフリッ
プフロップ１６／−１９のクロック端子ＣＫ及びモノマ
ルチハイブレーク２３のトリガ端子Ａに入力され、ラン
チ信号Ｓ８の立上りでビデオメモリ２から読出されたデ
ータＳ６がランチ回路１０にラッチされる。これによっ
て、う・／子回路９，１０にはビデオメモリ２から２回
に分けて読出された合計１６ビ・ノド即ち４ビツトのデ
ィジタルデータが４ビツト分ランチされたことになる。
又フリップフロップ１６〜１９のＱ端子出力信号３１５
〜３１８は、データ端子りに“１″が加えれているので
、ラッチ信号Ｓ８により１”となり、又信号Ｓ８が“１
°”、信号Ｓ１０が” ｏ ”であることにより、ナン
ド回路３２の出力信号Ｓ１３が“０”となって、バッフ
ァメモリ２１のクリア端子ＣＬに加えられ、バッファメ
モリ２１のクリアが行われる。
〜３１８は、データ端子りに“１″が加えれているので
、ラッチ信号Ｓ８により１”となり、又信号Ｓ８が“１
°”、信号Ｓ１０が” ｏ ”であることにより、ナン
ド回路３２の出力信号Ｓ１３が“０”となって、バッフ
ァメモリ２１のクリア端子ＣＬに加えられ、バッファメ
モリ２１のクリアが行われる。
又モノマルチバイブレーク２３がトリガされてタイミン
グＴ３に０端子出力信号３１１が“０゛となり、フリッ
プフロップ７のクロック端子ＣＫとカウンタ１１〜１５
のロード端子ＬＤに加えられ、ランチ回路９の出力端子
Ｐ１〜Ｐ４はカウンタ１２の入力端子ｄ１〜ｄ４に、ラ
ンチ回路９の出力端子Ｐ５〜Ｐ８はカウンタ１３の入力
端子ｄ１〜ｄ４にそれぞれ接続され、ランチ回路１０の
出力端子Ｐ１〜Ｐ４はカウンタ１４の入力端子ｄ１〜ｄ
４に、ラッチ回路１０の出力端子Ｐ５〜Ｐ８はカウンタ
１５の入力端子ｄ１〜ｄ４にそれぞれ接続されているの
で、ラッチ回路９，１０にランチされたデータがカウン
タ１２〜１５に分配されてプリセントされる。又カウン
タ１１の入力端子ｄ１〜ｄ４には“１°゛が加えられる
ので、このカウンタ１１には、階調数を示す「１６」が
プリセットされることになる。
グＴ３に０端子出力信号３１１が“０゛となり、フリッ
プフロップ７のクロック端子ＣＫとカウンタ１１〜１５
のロード端子ＬＤに加えられ、ランチ回路９の出力端子
Ｐ１〜Ｐ４はカウンタ１２の入力端子ｄ１〜ｄ４に、ラ
ンチ回路９の出力端子Ｐ５〜Ｐ８はカウンタ１３の入力
端子ｄ１〜ｄ４にそれぞれ接続され、ランチ回路１０の
出力端子Ｐ１〜Ｐ４はカウンタ１４の入力端子ｄ１〜ｄ
４に、ラッチ回路１０の出力端子Ｐ５〜Ｐ８はカウンタ
１５の入力端子ｄ１〜ｄ４にそれぞれ接続されているの
で、ラッチ回路９，１０にランチされたデータがカウン
タ１２〜１５に分配されてプリセントされる。又カウン
タ１１の入力端子ｄ１〜ｄ４には“１°゛が加えられる
ので、このカウンタ１１には、階調数を示す「１６」が
プリセットされることになる。
又信号Ｓｌｌによりフリッププロップ７がセットされて
Ｑ端子出力が“１”となると、フリップフロップ８はク
ロック信号ＣＬＫのタイミングでセットされ、アンド回
路２９を介してクロック信号ＣＬ Ｋが出力されること
になる。従って、タイミングＴ４で、アンド回路２９の
出力信号をインバータ３０で反転したクロック信号Ｓ１
２が、カウンタ１１〜１５及びバッファメモリ２１．２
２のクロック端子ＣＫに加えられ、カウンタ１１〜１５
ばダウンカラン１へを開始する。又バッファメモリ２１
．２２の入力端子ＤＤＯ−ＤＤ３には、フリップフロッ
プ１６〜１９のＱ端子出力信号８１５〜ＳＬ８が階調デ
ータとして加えられる。この場合、バッファメモリ２１
のインプットエネーブル端子ＩＲＥにフリップフロップ
２０のｄ端子出力信号Ｓ９（“１°゛）が加えられてい
るので、このバッファメモリ２１に階調データが書込ま
れる。
Ｑ端子出力が“１”となると、フリップフロップ８はク
ロック信号ＣＬＫのタイミングでセットされ、アンド回
路２９を介してクロック信号ＣＬ Ｋが出力されること
になる。従って、タイミングＴ４で、アンド回路２９の
出力信号をインバータ３０で反転したクロック信号Ｓ１
２が、カウンタ１１〜１５及びバッファメモリ２１．２
２のクロック端子ＣＫに加えられ、カウンタ１１〜１５
ばダウンカラン１へを開始する。又バッファメモリ２１
．２２の入力端子ＤＤＯ−ＤＤ３には、フリップフロッ
プ１６〜１９のＱ端子出力信号８１５〜ＳＬ８が階調デ
ータとして加えられる。この場合、バッファメモリ２１
のインプットエネーブル端子ＩＲＥにフリップフロップ
２０のｄ端子出力信号Ｓ９（“１°゛）が加えられてい
るので、このバッファメモリ２１に階調データが書込ま
れる。
各カウンタ１２〜１５の端子Ｂからのホロー信号３１９
〜Ｓ２２は、プリセットされたデータに対応したクロッ
ク信号Ｓ１２のダウンカウントにより出力され、このホ
ロー信号Ｓ１９〜Ｓ２２がフリップフロップ１６〜１９
のクリア端子ｃＬに 、加えられて、フリップフロップ
１６〜１９はクリアされ、Ｑ端子出力信号３１５〜３１
８は“Ｏ゛となり、この” ｏ ”の階調データがバッ
ファメモリ２１に書込まれる。例えば、タイミングＴ５
に於いてカウンタ１４からボロー信号Ｓ２１が出ツノさ
れ、タイミングＴ６に於いてカウンタ１２からボロー信
号Ｓ１９が出力され、タイミングＴ７に於いてカウンタ
１３からホロー信号Ｓ２０が出力され、タイミングＴ８
に於いてカウンタ１５からボロー信号Ｓ２２か出力され
る。
〜Ｓ２２は、プリセットされたデータに対応したクロッ
ク信号Ｓ１２のダウンカウントにより出力され、このホ
ロー信号Ｓ１９〜Ｓ２２がフリップフロップ１６〜１９
のクリア端子ｃＬに 、加えられて、フリップフロップ
１６〜１９はクリアされ、Ｑ端子出力信号３１５〜３１
８は“Ｏ゛となり、この” ｏ ”の階調データがバッ
ファメモリ２１に書込まれる。例えば、タイミングＴ５
に於いてカウンタ１４からボロー信号Ｓ２１が出ツノさ
れ、タイミングＴ６に於いてカウンタ１２からボロー信
号Ｓ１９が出力され、タイミングＴ７に於いてカウンタ
１３からホロー信号Ｓ２０が出力され、タイミングＴ８
に於いてカウンタ１５からボロー信号Ｓ２２か出力され
る。
従って１、カウンタ１２にブリセントされたディジタル
データにより、“’１１１１１１１１０００ｏ ｏ ｏ
ｏ ｏ ”の階調データに変換される場合を示し、又
カウンタ１３にプリセットされたディジタルデータによ
り、“１１１１１１１１１００００ｏ ｏ ｏ ”の階
調データに変換される場合を示すことになる。
データにより、“’１１１１１１１１０００ｏ ｏ ｏ
ｏ ｏ ”の階調データに変換される場合を示し、又
カウンタ１３にプリセットされたディジタルデータによ
り、“１１１１１１１１１００００ｏ ｏ ｏ ”の階
調データに変換される場合を示すことになる。
タイミングＴ９に於いては、カウンタ１１にクロック信
号３１２が１６回入力されたことになって、ポロー信号
Ｓ２３が出力され、フリップフロップ７．８のクリア端
子ＣＬに加えられて、フリップフロップ７３８はクリア
される。
号３１２が１６回入力されたことになって、ポロー信号
Ｓ２３が出力され、フリップフロップ７．８のクリア端
子ＣＬに加えられて、フリップフロップ７３８はクリア
される。
次のタイミングＴＩＯに於いて、ビデオメモリ２から読
出された次のデータＳ６がランチ回路９にランチされ、
その次のタイミングＴｌｌに於いて、ビデオメモリ２か
ら読出されたデータＳ６がランチ回路１０にラッチされ
、前述と同様な動作によって階調データの変換が行われ
る。その時、アドレス信号５４（ＡＩ）は”１”となる
ので、フリップフロップ２０はセントされ、信号Ｓ９は
０”、信号１０は“１”となり、バッファメモリ２１は
クリアされ、バッファメモリ２２に階調データが書込ま
れる。
出された次のデータＳ６がランチ回路９にランチされ、
その次のタイミングＴｌｌに於いて、ビデオメモリ２か
ら読出されたデータＳ６がランチ回路１０にラッチされ
、前述と同様な動作によって階調データの変換が行われ
る。その時、アドレス信号５４（ＡＩ）は”１”となる
ので、フリップフロップ２０はセントされ、信号Ｓ９は
０”、信号１０は“１”となり、バッファメモリ２１は
クリアされ、バッファメモリ２２に階調データが書込ま
れる。
前述のように、ビデオメモリ２を４回アクセスすること
により、８ドツト分の階調データが得られてバッファメ
モリ２１．２２に蓄積されることになる。そして、バッ
ファメモリ２１．２２のチップセレクト信号ＢＣ３が１
”となり、バッファメモリ２１．２２に蓄積された階調
データが、マイクロブロゼ″７４４のデータバスを介し
て、第４図について説明したように、８ビット並列にラ
インメモリ５に転送されて書込まれる。
により、８ドツト分の階調データが得られてバッファメ
モリ２１．２２に蓄積されることになる。そして、バッ
ファメモリ２１．２２のチップセレクト信号ＢＣ３が１
”となり、バッファメモリ２１．２２に蓄積された階調
データが、マイクロブロゼ″７４４のデータバスを介し
て、第４図について説明したように、８ビット並列にラ
インメモリ５に転送されて書込まれる。
前述の動作を６０回行うことにより、１ライン分即ぢ４
８０ドツト分の階調データが得られて、ラインメモリ５
に蓄積されることになる。
８０ドツト分の階調データが得られて、ラインメモリ５
に蓄積されることになる。
第７図は、階調データ変換時のマイクロプロセッサの動
作を示すフローチャートであり、ステップ（ＡＩ）、
（Ａ２）による２回のビデオメモリアクセスによって
、４ドツト分のディジタルデータが変換回路３に加えら
れ、ステップ（Ａ３）の待ぢの間に、変換回路３に於け
るダウンカウント等のハードウェアによる変換処理が行
われて、バッファメモリ２１．２２に階調データが格納
され、次のステップ（Ａ４）、（Ａ５）、 （Ａ６）
により、次の４ドツト分のディジタルデータが階調デー
タに変換されてバッファメモリ２１．２２に格納される
。そして、ステップ（Ａ７）に於いてバッファメモリ２
１．２２から階調データが読出され、ステ・ノブ（八８
）に於いてラインメモリ５に格納され、ステップ（Ａ９
）により１ライン分の変換終了か否かの判断が行われ、
１ライン分の変換が終了するまで繰り返されるものであ
る。
作を示すフローチャートであり、ステップ（ＡＩ）、
（Ａ２）による２回のビデオメモリアクセスによって
、４ドツト分のディジタルデータが変換回路３に加えら
れ、ステップ（Ａ３）の待ぢの間に、変換回路３に於け
るダウンカウント等のハードウェアによる変換処理が行
われて、バッファメモリ２１．２２に階調データが格納
され、次のステップ（Ａ４）、（Ａ５）、 （Ａ６）
により、次の４ドツト分のディジタルデータが階調デー
タに変換されてバッファメモリ２１．２２に格納される
。そして、ステップ（Ａ７）に於いてバッファメモリ２
１．２２から階調データが読出され、ステ・ノブ（八８
）に於いてラインメモリ５に格納され、ステップ（Ａ９
）により１ライン分の変換終了か否かの判断が行われ、
１ライン分の変換が終了するまで繰り返されるものであ
る。
又第８図は、変換回路３の動作を示すフローチャートで
あり、第７図に於ける待ちのステップ（Ａ３）、 （
Ａ６）に於けるハードウェアの動作を示すものである。
あり、第７図に於ける待ちのステップ（Ａ３）、 （
Ａ６）に於けるハードウェアの動作を示すものである。
まず、カウンタ１２〜１５にディジタルデータをブリセ
ントしくＢｌ）、次にＦＦ１６〜１９ （フリップフロ
ップ１６〜１９）をセントしくＢ２）、ダウンカウント
を開始する（Ｂ３）。このカウンタ１２〜１５の内容が
０であるか否か識別しくＢ４）、Ｏであると、ＦＦ１６
〜１９ （フリップフロ・ノブ１６〜１９）をリセット
する （Ｂ５）。ＦＦ１６〜１９ （フリップフロップ
１６〜１９）のＱ端子出力をバッファメモリ２１．２２
に書込み（Ｂ６）、１６ダウンカウントが終了したか否
か判断しくＢ７）、１６ダウンカウントが終了したこと
により、変換動作を終了する。
ントしくＢｌ）、次にＦＦ１６〜１９ （フリップフロ
ップ１６〜１９）をセントしくＢ２）、ダウンカウント
を開始する（Ｂ３）。このカウンタ１２〜１５の内容が
０であるか否か識別しくＢ４）、Ｏであると、ＦＦ１６
〜１９ （フリップフロ・ノブ１６〜１９）をリセット
する （Ｂ５）。ＦＦ１６〜１９ （フリップフロップ
１６〜１９）のＱ端子出力をバッファメモリ２１．２２
に書込み（Ｂ６）、１６ダウンカウントが終了したか否
か判断しくＢ７）、１６ダウンカウントが終了したこと
により、変換動作を終了する。
変換回路３は、前述のように、階調数に対応したビット
構成のディジタルデータをカウンタにプリセットし、階
調数に対応したダウンカウントを行って階調データに変
換するものであり、所望の階調数に対応してカウンタ１
１〜１５．フリップフロップ１５〜１９．バッファメモ
リ２１．２２等を設しノることかできるものである。
構成のディジタルデータをカウンタにプリセットし、階
調数に対応したダウンカウントを行って階調データに変
換するものであり、所望の階調数に対応してカウンタ１
１〜１５．フリップフロップ１５〜１９．バッファメモ
リ２１．２２等を設しノることかできるものである。
以上説明したように、本発明は、ビデオ信号を階調数に
対応したピント構成のディジタルデータに変換するＡＤ
変換器１と、このＡＤ変換器１により変換されたディジ
タルデータを蓄積するヒデオノモリ２と、このビデオメ
モリ２がら続出したディジタルデータをプリセットする
カウンタ１２〜１５とを備えて、このカウンタ１２〜１
５を所定の階調数ダウンカウントさせて、″１”、パ０
゛のデータ列を階調データとするものであり、ダウンカ
ウントさせるクロック信号を高速化すれば、変換速度を
速（することができる。例えば、従来のソフトウェアに
より変換する場合に、１ライン当り、１３２ｍＳ要する
ものであったが、木発明の実施例によれば、１ライン当
り、３．１２ｍ５で変換することができ、従って、高速
印字が可能となる利点がある。
対応したピント構成のディジタルデータに変換するＡＤ
変換器１と、このＡＤ変換器１により変換されたディジ
タルデータを蓄積するヒデオノモリ２と、このビデオメ
モリ２がら続出したディジタルデータをプリセットする
カウンタ１２〜１５とを備えて、このカウンタ１２〜１
５を所定の階調数ダウンカウントさせて、″１”、パ０
゛のデータ列を階調データとするものであり、ダウンカ
ウントさせるクロック信号を高速化すれば、変換速度を
速（することができる。例えば、従来のソフトウェアに
より変換する場合に、１ライン当り、１３２ｍＳ要する
ものであったが、木発明の実施例によれば、１ライン当
り、３．１２ｍ５で変換することができ、従って、高速
印字が可能となる利点がある。
第１図は本発明の実施例のブロック図、第２図はディジ
タルデータを蓄積するビデオメモリの説明図、第３図は
変換された階調データの説明図、第４図はラインメモリ
の内容の説明図、第５図は本発明の実施例の変換回路の
ブロック図、第６図は第５図に於ける各部の信号の説明
図、第７図はマイクロプロセッサの動作を示すフローチ
ャート、第８図は変換回路の動作を示すフローチャート
である。 １はＡＤ変換器、２はビデオメモリ、３は変換回路、４
はマイクロプロセッサ、５はラインメモリ、６はサーマ
ルプリンタ、７，８はフリップフロップ、９，１０はラ
ンチ回路、１１〜１５はカウンタ、１６〜２０はフリッ
プフロップ、２１゜２２はファースト・イン・ファスト
・アウト（ＦＩＦＯ）のハソファメモリ、２３はモノマ
ルチハイブレーク、２４〜２６，３０，３１．３４はイ
ンバータ、２７，２８．２９はアンド回路、３２．３３
は否定入力のナンド回路である。
タルデータを蓄積するビデオメモリの説明図、第３図は
変換された階調データの説明図、第４図はラインメモリ
の内容の説明図、第５図は本発明の実施例の変換回路の
ブロック図、第６図は第５図に於ける各部の信号の説明
図、第７図はマイクロプロセッサの動作を示すフローチ
ャート、第８図は変換回路の動作を示すフローチャート
である。 １はＡＤ変換器、２はビデオメモリ、３は変換回路、４
はマイクロプロセッサ、５はラインメモリ、６はサーマ
ルプリンタ、７，８はフリップフロップ、９，１０はラ
ンチ回路、１１〜１５はカウンタ、１６〜２０はフリッ
プフロップ、２１゜２２はファースト・イン・ファスト
・アウト（ＦＩＦＯ）のハソファメモリ、２３はモノマ
ルチハイブレーク、２４〜２６，３０，３１．３４はイ
ンバータ、２７，２８．２９はアンド回路、３２．３３
は否定入力のナンド回路である。
Claims (1)
- ビデオ信号をサーマルプリンタ用の階調データに変換す
る為の階調データ変換制御方式に於いて、前記ビデオ信
号を階調数に対応したビット構成のディジタルデータに
変換するＡＤ変換器と、該ＡＤ変換器により変換された
ディジタルデータを蓄積するビデオメモリと、該ビデオ
メモリに蓄積されたディジタルデータを読出してプリセ
ットするカウンタとを備え、該カウンタの所定の階調数
のダウンカウントにより得られる“１”、“０”のデー
タ列を、前記サーマルプリンタの記録（又は非記録）、
非記録（又は記録）に対応させた階調データとすること
を特徴とする階調データ変換制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14689584A JPS6126377A (ja) | 1984-07-17 | 1984-07-17 | 階調デ−タ変換制御方式 |
| DE19853525360 DE3525360A1 (de) | 1984-07-17 | 1985-07-16 | Einrichtung zum umsetzen eines videosignals in graustufen-daten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14689584A JPS6126377A (ja) | 1984-07-17 | 1984-07-17 | 階調デ−タ変換制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126377A true JPS6126377A (ja) | 1986-02-05 |
Family
ID=15418000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14689584A Pending JPS6126377A (ja) | 1984-07-17 | 1984-07-17 | 階調デ−タ変換制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6126377A (ja) |
| DE (1) | DE3525360A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951159A (en) * | 1989-10-10 | 1990-08-21 | A.I.T. Corporation | Digital modulation technique |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123511A (en) * | 1975-04-22 | 1976-10-28 | Oki Electric Ind Co Ltd | Degree recording method |
| JPS58150370A (ja) * | 1982-03-02 | 1983-09-07 | Sony Corp | プリンタにおける階調信号発生回路 |
-
1984
- 1984-07-17 JP JP14689584A patent/JPS6126377A/ja active Pending
-
1985
- 1985-07-16 DE DE19853525360 patent/DE3525360A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| DE3525360A1 (de) | 1986-01-23 |
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