JPH0769771B2 - イメージデータ処理装置 - Google Patents
イメージデータ処理装置Info
- Publication number
- JPH0769771B2 JPH0769771B2 JP1214899A JP21489989A JPH0769771B2 JP H0769771 B2 JPH0769771 B2 JP H0769771B2 JP 1214899 A JP1214899 A JP 1214899A JP 21489989 A JP21489989 A JP 21489989A JP H0769771 B2 JPH0769771 B2 JP H0769771B2
- Authority
- JP
- Japan
- Prior art keywords
- frame memory
- address
- image data
- output
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Storing Facsimile Image Data (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、プリンタ等のイメージデータ処理装置に関
するものである。
するものである。
特に、イメージデータ処理装置のデータ走査方向の変換
に関するものである。
に関するものである。
［従来の技術］ 従来例の構成を第３図を参照しながら説明する。第３図
は、例えば特開昭62-8660号公報に示された従来のイメ
ージデータ処理装置を示すブロック図である。
は、例えば特開昭62-8660号公報に示された従来のイメ
ージデータ処理装置を示すブロック図である。
第３図において、従来のイメージデータ処理装置は、制
御回路（１）と、この制御回路（１）に接続されたカウ
ンタ回路（２）と、このカウンタ回路（２）に接続され
たセレクタ（３）及び（４）と、制御回路（１）、セレ
クタ（３）及び（４）に接続されたデータ走査方向変換
用のフレームメモリ（５）と、制御回路（１）及びフレ
ームメモリ（５）に接続された入出力バス（６）とから
構成されている。
御回路（１）と、この制御回路（１）に接続されたカウ
ンタ回路（２）と、このカウンタ回路（２）に接続され
たセレクタ（３）及び（４）と、制御回路（１）、セレ
クタ（３）及び（４）に接続されたデータ走査方向変換
用のフレームメモリ（５）と、制御回路（１）及びフレ
ームメモリ（５）に接続された入出力バス（６）とから
構成されている。
つぎに、上述した従来例の動作を説明する。
まず、制御回路（１）は、フレームメモリ（５）を制御
して、外部からイメージデータを読み込み、フレームメ
モリ（５）に格納する。この時、セレクタ（３）は、カ
ウンタ回路（２）の出力データ20ビットのうち上位10ビ
ットを選択して、フレームメモリ（５）へ上位アドレス
として出力する。また、セレクタ（４）は、カウンタ回
路（２）の出力データ20ビットのうち下位10ビットを選
択して、フレームメモリ（５）に下位アドレスとして出
力する。
して、外部からイメージデータを読み込み、フレームメ
モリ（５）に格納する。この時、セレクタ（３）は、カ
ウンタ回路（２）の出力データ20ビットのうち上位10ビ
ットを選択して、フレームメモリ（５）へ上位アドレス
として出力する。また、セレクタ（４）は、カウンタ回
路（２）の出力データ20ビットのうち下位10ビットを選
択して、フレームメモリ（５）に下位アドレスとして出
力する。
カウンタ回路（２）は、フレームメモリ（５）のアドレ
スを生成するための回路であり、イメージデータをフレ
ームメモリ（５）が１ビット格納する毎に、またフレー
ムメモリ（５）から１ビット読み出される毎に、制御回
路（１）の指令により１ビットづつカウントアップする
計20ビットのカウンタである。
スを生成するための回路であり、イメージデータをフレ
ームメモリ（５）が１ビット格納する毎に、またフレー
ムメモリ（５）から１ビット読み出される毎に、制御回
路（１）の指令により１ビットづつカウントアップする
計20ビットのカウンタである。
次に、外部からフレームメモリ（５）へのデータ転送が
終了すると、制御回路（１は、データ走査方向を変換す
るために、フレームメモリ（５）を制御してフレームメ
モリ（５）のデータを外部へ読み出す動作を開始する。
この時、セレクタ（３）は、カウンタ回路（２）の出力
データ20ビットのうち、下位10ビットを選択し、フレー
ムメモリ（５）へ上位アドレスとして出力する。また、
セレクタ（４）は、カウンタ回路（２）の出力データ20
ビットのうち、上位10ビットを選択し、フレームメモリ
（５）へ下位アドレスとして出力する。
終了すると、制御回路（１は、データ走査方向を変換す
るために、フレームメモリ（５）を制御してフレームメ
モリ（５）のデータを外部へ読み出す動作を開始する。
この時、セレクタ（３）は、カウンタ回路（２）の出力
データ20ビットのうち、下位10ビットを選択し、フレー
ムメモリ（５）へ上位アドレスとして出力する。また、
セレクタ（４）は、カウンタ回路（２）の出力データ20
ビットのうち、上位10ビットを選択し、フレームメモリ
（５）へ下位アドレスとして出力する。
［発明が解決しようとする課題］ 上述したような従来のイメージデータ処理装置では、デ
ータ走査方向の変換が一様なので、柔軟にデータ走査方
向を変換することができないという問題点があった。
ータ走査方向の変換が一様なので、柔軟にデータ走査方
向を変換することができないという問題点があった。
この発明は、上述した問題点を解決するためになされた
もので、高速でかつ柔軟にアドレス計算をすることがで
きるイメージデータ処理装置を得ることを目的とする。
もので、高速でかつ柔軟にアドレス計算をすることがで
きるイメージデータ処理装置を得ることを目的とする。
［課題を解決するための手段］ この発明に係るイメージデータ処理装置は、入出力バス
を経由してイメージデータを格納するフレームメモリ
と、上記フレームメモリの任意のデータサイズを自由に
設定できるスパンレジスタと、このスパンレジスタの出
力であるデータサイズと前回のアドレスを加算する加算
器と、上記フレームメモリの任意の先頭アドレスを自由
に設定でき、上記任意の先頭アドレスと上記加算器の出
力である加算値とに基づいて上記フレームメモリの今回
のアドレスを出力するとともに、上記今回のアドレスを
上記前回のアドレスとして上記加算器へ出力するアドレ
スラッチ回路と、上記アドレスラッチ回路に上記フレー
ムメモリの任意の先頭アドレスを設定し、上記スパンレ
ジスタに上記フレームメモリの任意のデータサイズを上
記入出力バスを経由して設定し、かつ上記アドレスラッ
チ回路が出力した今回のアドレスに基づいて上記フレー
ムメモリから格納されているイメージデータを読み出す
ようにリード信号を上記フレームメモリに出力する制御
回路とを備えたものである。
を経由してイメージデータを格納するフレームメモリ
と、上記フレームメモリの任意のデータサイズを自由に
設定できるスパンレジスタと、このスパンレジスタの出
力であるデータサイズと前回のアドレスを加算する加算
器と、上記フレームメモリの任意の先頭アドレスを自由
に設定でき、上記任意の先頭アドレスと上記加算器の出
力である加算値とに基づいて上記フレームメモリの今回
のアドレスを出力するとともに、上記今回のアドレスを
上記前回のアドレスとして上記加算器へ出力するアドレ
スラッチ回路と、上記アドレスラッチ回路に上記フレー
ムメモリの任意の先頭アドレスを設定し、上記スパンレ
ジスタに上記フレームメモリの任意のデータサイズを上
記入出力バスを経由して設定し、かつ上記アドレスラッ
チ回路が出力した今回のアドレスに基づいて上記フレー
ムメモリから格納されているイメージデータを読み出す
ようにリード信号を上記フレームメモリに出力する制御
回路とを備えたものである。
［作用］ この発明においては、フレームメモリによって、入出力
バスを経由してイメージデータが格納され、スパンレジ
スタによって、上記フレームメモリの任意のデータサイ
ズが自由に設定できる。また、加算器によって、上記ス
パンレジスタの出力であるデータサイズと前回のアドレ
スが加算される。さらに、アドレスラッチ回路によっ
て、上記フレームメモリの任意の先頭アドレスが自由に
設定でき、上記任意の先頭アドレスと上記加算器の出力
である加算値とに基づいて上記フレームメモリの今回の
アドレスが出力されるとともに、上記今回のアドレスが
上記前回のアドレスとして上記加算器へ出力される。そ
して、制御回路によって、上記アドレスラッチ回路に上
記フレームメモリの任意の先頭アドレスが設定され、上
記スパンレジスタに上記フレームメモリの任意のデータ
サイズが上記入出力バスを経由して設定され、かつ上記
アドレスラッチ回路が出力した今回のアドレスに基づい
て上記フレームメモリから格納されているイメージデー
タを読み出すようにリード信号が上記フレームメモリに
出力される。
バスを経由してイメージデータが格納され、スパンレジ
スタによって、上記フレームメモリの任意のデータサイ
ズが自由に設定できる。また、加算器によって、上記ス
パンレジスタの出力であるデータサイズと前回のアドレ
スが加算される。さらに、アドレスラッチ回路によっ
て、上記フレームメモリの任意の先頭アドレスが自由に
設定でき、上記任意の先頭アドレスと上記加算器の出力
である加算値とに基づいて上記フレームメモリの今回の
アドレスが出力されるとともに、上記今回のアドレスが
上記前回のアドレスとして上記加算器へ出力される。そ
して、制御回路によって、上記アドレスラッチ回路に上
記フレームメモリの任意の先頭アドレスが設定され、上
記スパンレジスタに上記フレームメモリの任意のデータ
サイズが上記入出力バスを経由して設定され、かつ上記
アドレスラッチ回路が出力した今回のアドレスに基づい
て上記フレームメモリから格納されているイメージデー
タを読み出すようにリード信号が上記フレームメモリに
出力される。
［実施例］ この発明の実施例の構成を第１図を参照しながら説明す
る。
る。
第１図は、この発明の一実施例を示すブロック図であ
り、フレームメモリ（５）及び入出力バス（６）は上記
従来装置のものと全く同一である。
り、フレームメモリ（５）及び入出力バス（６）は上記
従来装置のものと全く同一である。
第１図において、この発明の一実施例は、上述した従来
装置のものと全く同一のものと、入出力バス（６）に接
続されたスパンレジスタ（７）と、このスパンレジスタ
（７）に一方の入力側が接続された加算器（８）と、こ
の加算器（８）に入力側が接続されフレームメモリ
（５）及び加算器（８）の他方の入力側に出力側が接続
されたアドレスラッチ回路（９）と、フレームメモリ
（５）、入出力バス（６）及びアドレスラッチ回路
（９）が接続されている制御回路（1A）とから構成され
ている。つぎに、上述した実施例の動作を第２図を参照
しながら説明する。
装置のものと全く同一のものと、入出力バス（６）に接
続されたスパンレジスタ（７）と、このスパンレジスタ
（７）に一方の入力側が接続された加算器（８）と、こ
の加算器（８）に入力側が接続されフレームメモリ
（５）及び加算器（８）の他方の入力側に出力側が接続
されたアドレスラッチ回路（９）と、フレームメモリ
（５）、入出力バス（６）及びアドレスラッチ回路
（９）が接続されている制御回路（1A）とから構成され
ている。つぎに、上述した実施例の動作を第２図を参照
しながら説明する。
第２図は、この発明の一実施例のフレームメモリ（５）
を示す説明図である。
を示す説明図である。
第２図において、フレームメモリ（５）は、説明しやす
いように、例えばデータサイズが“100"で、Ｘ軸方向の
最上端のアドレスが（“0",“1",“2",…，“98",“9
9"）、Ｙ軸方向の最左端のアドレスが（“0",“100",
“200",…，“800",“900"）としている。
いように、例えばデータサイズが“100"で、Ｘ軸方向の
最上端のアドレスが（“0",“1",“2",…，“98",“9
9"）、Ｙ軸方向の最左端のアドレスが（“0",“100",
“200",…，“800",“900"）としている。
第２図で示す矢印方向（Ｙ軸方向）のデータ走査方向に
変換する場合について説明する。
変換する場合について説明する。
まず最初に、制御回路（1A）は、フレームメモリ（５）
の先頭アドレス（例えば、“0"）を、アドレスラッチ回
路（９）に設定する。また、データサイズとして“100"
を、入出力バス（６）を経由してスパンレジスタ（７）
に設定する。
の先頭アドレス（例えば、“0"）を、アドレスラッチ回
路（９）に設定する。また、データサイズとして“100"
を、入出力バス（６）を経由してスパンレジスタ（７）
に設定する。
そうすると、フレームメモリ（５）のアドレス“0"のイ
メージデータが読み出される。
メージデータが読み出される。
次に、加算器（８）は、前回のアドレス“0"と、データ
サイズ“100"とを加算する。
サイズ“100"とを加算する。
そうすると、フレームメモリ（５）のアドレス“100"の
イメージデータが読み出される。
イメージデータが読み出される。
つづいて、加算器（８）は、前回のアドレス“100"と、
データサイズ“100"とを加算する。そうすると、フレー
ムメモリ（５）のアドレス“200"のイメージデータが読
み出される。
データサイズ“100"とを加算する。そうすると、フレー
ムメモリ（５）のアドレス“200"のイメージデータが読
み出される。
こうして、フレームメモリ（５）のアドレス“0"、“10
0"、“200"、…、“800"、“900"のイメージデータが、
次々と読みされる。
0"、“200"、…、“800"、“900"のイメージデータが、
次々と読みされる。
さらに、制御回路（1A）は、フレームメモリ（５）の次
の先頭アドレス“1"を、アドレスラッチ回路（９）に設
定する。
の先頭アドレス“1"を、アドレスラッチ回路（９）に設
定する。
そうすると、フレームメモリ（５）のアドレス“1"、
“101"、“201"、…、“801"、“901"のイメージデータ
が、同様に次々と読み出される。
“101"、“201"、…、“801"、“901"のイメージデータ
が、同様に次々と読み出される。
この発明の一実施例は、上述したように先頭アドレス及
びデータサイズ（アドレス間隔）を自由に設定できるア
ドレスラッチ回路（９）及びスパンレジスタ（７）を備
えているので、データ走査方向を自由に変換することが
できるという効果を奏する。例えば、スパンレジスタ
（７）に負のデータサイズを設定すれば、上述した例の
逆方向のデータ走査方向を実現できる。また、アドレス
ラッチ回路（９）に適当なアドレスを設定すれば、イメ
ージデータの適当な部分からのデータ走査方向を実現で
きる。
びデータサイズ（アドレス間隔）を自由に設定できるア
ドレスラッチ回路（９）及びスパンレジスタ（７）を備
えているので、データ走査方向を自由に変換することが
できるという効果を奏する。例えば、スパンレジスタ
（７）に負のデータサイズを設定すれば、上述した例の
逆方向のデータ走査方向を実現できる。また、アドレス
ラッチ回路（９）に適当なアドレスを設定すれば、イメ
ージデータの適当な部分からのデータ走査方向を実現で
きる。
なお、上記実施例ではＹ軸方向のデータ走査方向につい
て説明したが、単一方向だけでなくデータサイズ又は先
頭アドレスを適当に組み合わせれば斜め方向ばかりでな
く自由自在な走査方向を実現できる。
て説明したが、単一方向だけでなくデータサイズ又は先
頭アドレスを適当に組み合わせれば斜め方向ばかりでな
く自由自在な走査方向を実現できる。
また、中央処理装置及びソフトウエアの負担を増加させ
ることなく、データ走査方向の異なるイメージデータ入
出力装置や他のイメージデータ処理装置を接続すること
ができる。
ることなく、データ走査方向の異なるイメージデータ入
出力装置や他のイメージデータ処理装置を接続すること
ができる。
［発明の効果］ この発明は、以上説明したとおり、入出力バスを経由し
てイメージデータを格納するフレームメモリと、上記フ
レームメモリの任意のデータサイズを自由に設定できる
スパンレジスタと、このスパンレジスタの出力であるデ
ータサイズと前回のアドレスを加算する加算器と、上記
フレームメモリの任意の先頭アドレスを自由に設定で
き、上記任意の先頭アドレスと上記加算器の出力である
加算値とに基づいて上記フレームメモリの今回のアドレ
スを出力するとともに、上記今回のアドレスを上記前回
のアドレスとして上記加算器へ出力するアドレスラッチ
回路と、上記アドレスラッチ回路に上記フレームメモリ
の任意の先頭アドレスを設定し、上記スパンレジスタに
上記フレームメモリの任意のデータサイズを上記入出力
バスを経由して設定し、かつ上記アドレスラッチ回路が
出力した今回のアドレスに基づいて上記フレームメモリ
から格納されているイメージデータを読み出すようにリ
ード信号を上記フレームメモリに出力する制御回路とを
備えたので、高速でかつ柔軟にアドレス計算をすること
ができ、データ走査方向を自由に変換することができる
という効果を奏する。
てイメージデータを格納するフレームメモリと、上記フ
レームメモリの任意のデータサイズを自由に設定できる
スパンレジスタと、このスパンレジスタの出力であるデ
ータサイズと前回のアドレスを加算する加算器と、上記
フレームメモリの任意の先頭アドレスを自由に設定で
き、上記任意の先頭アドレスと上記加算器の出力である
加算値とに基づいて上記フレームメモリの今回のアドレ
スを出力するとともに、上記今回のアドレスを上記前回
のアドレスとして上記加算器へ出力するアドレスラッチ
回路と、上記アドレスラッチ回路に上記フレームメモリ
の任意の先頭アドレスを設定し、上記スパンレジスタに
上記フレームメモリの任意のデータサイズを上記入出力
バスを経由して設定し、かつ上記アドレスラッチ回路が
出力した今回のアドレスに基づいて上記フレームメモリ
から格納されているイメージデータを読み出すようにリ
ード信号を上記フレームメモリに出力する制御回路とを
備えたので、高速でかつ柔軟にアドレス計算をすること
ができ、データ走査方向を自由に変換することができる
という効果を奏する。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の一実施例のフレームメモリを示す説明図、
第３図は従来のイメージデータ処理装置を示すブロック
図である。 図において、 （1A）……制御回路、（５）……フレームメモリ、
（６）……入出力バス、（７）……スパンレジスタ、
（８）……加算器、（９）……アドレスラッチ回路であ
る。 なお、各図中、同一符号は同一、又は相当部分を示す。
はこの発明の一実施例のフレームメモリを示す説明図、
第３図は従来のイメージデータ処理装置を示すブロック
図である。 図において、 （1A）……制御回路、（５）……フレームメモリ、
（６）……入出力バス、（７）……スパンレジスタ、
（８）……加算器、（９）……アドレスラッチ回路であ
る。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】入出力バスを経由してイメージデータを格
納するフレームメモリ、 上記フレームメモリの任意のデータサイズを自由に設定
できるスパンレジスタ、 このスパンレジスタの出力であるデータサイズと前回の
アドレスを加算する加算器、 上記フレームメモリの任意の先頭アドレスを自由に設定
でき、上記任意の先頭アドレスと上記加算器の出力であ
る加算値とに基づいて上記フレームメモリの今回のアド
レスを出力するとともに、上記今回のアドレスを上記前
回のアドレスとして上記加算器へ出力するアドレスラッ
チ回路、 及び 上記アドレスラッチ回路に上記フレームメモリの任意の
先頭アドレスを設定し、上記スパンレジスタに上記フレ
ームメモリの任意のデータサイズを上記入出力バスを経
由して設定し、かつ上記アドレスラッチ回路が出力した
今回のアドレスに基づいて上記フレームメモリから格納
されているイメージデータを読み出すようにリード信号
を上記フレームメモリに出力する制御回路 を備えたことを特徴とするイメージデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214899A JPH0769771B2 (ja) | 1989-08-23 | 1989-08-23 | イメージデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214899A JPH0769771B2 (ja) | 1989-08-23 | 1989-08-23 | イメージデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0378822A JPH0378822A (ja) | 1991-04-04 |
| JPH0769771B2 true JPH0769771B2 (ja) | 1995-07-31 |
Family
ID=16663407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214899A Expired - Lifetime JPH0769771B2 (ja) | 1989-08-23 | 1989-08-23 | イメージデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769771B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220855A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | メモリアクセス制御方式 |
| JPS61105588A (ja) * | 1984-10-29 | 1986-05-23 | 株式会社日立製作所 | 画像表示制御装置 |
| JPS6232574A (ja) * | 1985-08-06 | 1987-02-12 | Nec Corp | 画像デ−タメモリのアドレス制御方式 |
| JPS62160551A (ja) * | 1986-01-10 | 1987-07-16 | Canon Inc | アドレス発生装置 |
| JPS62264322A (ja) * | 1986-05-12 | 1987-11-17 | Casio Comput Co Ltd | 印字装置 |
| JP2644224B2 (ja) * | 1987-03-27 | 1997-08-25 | 株式会社日立製作所 | 画像形成データ制御装置 |
-
1989
- 1989-08-23 JP JP1214899A patent/JPH0769771B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0378822A (ja) | 1991-04-04 |
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