JPS61264833A - デ−タ転送制御方式 - Google Patents

デ−タ転送制御方式

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Publication number
JPS61264833A
JPS61264833A JP60106551A JP10655185A JPS61264833A JP S61264833 A JPS61264833 A JP S61264833A JP 60106551 A JP60106551 A JP 60106551A JP 10655185 A JP10655185 A JP 10655185A JP S61264833 A JPS61264833 A JP S61264833A
Authority
JP
Japan
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node
packet
data
transfer
bit pattern
Prior art date
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Pending
Application number
JP60106551A
Other languages
English (en)
Inventor
Koichi Inoue
宏一 井上
Keiji Sato
恵司 佐藤
Morio Ikesaka
守夫 池坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60106551A priority Critical patent/JPS61264833A/ja
Publication of JPS61264833A publication Critical patent/JPS61264833A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 リング状に接続されたマルチプロセッサシステムにおい
て、転送パケットの受信ノード(プロセッサ)をアドレ
スで指定するのではなく、転送パケットに、宛先ノード
を示すビットパターンフィールドを設け、ビットパター
ンによって受信ノードを指定することにより、任意の組
合わせの宛先ノードを指定できるようにし、かつ送信ノ
ードは。
このビットパターンを判定して、送信終了パケットを検
出できるようにして、効率的なデータ転送を行うデータ
転送制御方式を開示している。
〔産業上の利用分野〕
本発明は、リング状に接続されたマルチプロセッサシス
テムにおいて、各ノードのプロセッサが。
リングを流れているパケットについて、自ノード宛のも
のかどうかを判定してデータを取り込むデータ転送制御
方式に関するものである。
〔従来の技術〕
リングネットワークに転送パケットを載せ、各プロセッ
サがデータを送受信する場合、どのノードにパケットを
送るのかを指定する必要がある。
従来方式によれば、送信ノードは、転送パケット内に宛
先アドレスを設定し、受信先を指定するようにされてい
た。宛先アドレスは、予め各ノードに対して、−意に定
められる。また、全ノードに対し、グローバルに放送す
る場合には9例えばグローバルアドレスを特別に定めて
指定するか、グローバルフラグをパケット内に設けて、
指定するようにされていた。
〔発明が解決しようとする問題点〕
上記従来の方式によれば、複数のノードに対し。
同じデータ内容のパケットを送る場合に、複数個の宛先
アドレスフィールドを持つパケットを用いるか、別々の
宛先フィールドを持つパケットを複数細道る必要があり
、データ転送効率が悪いという問題があった。
〔問題点を解決するための手段〕
本発明は上記問題点の解決を図り、グローバル・個別を
区別することなく、任意のノードに対するデータ転送を
、1つのパケットの送出で行い得る手段を提供する。
第1図は本発明の基本構成図を示す。
図中、10はリングネットワーク、11は送受信データ
の単位となるパケット、12はパケットを送信するプロ
セッサである送信ノード、13は宛先ノードビットパタ
ーン設定部、14は送信終了パケット検出部、15はパ
ケットを受信する受信ノード、16は自ノード宛ビット
パターン判定部、17は自ノード宛ビット反転部を表す
。
パケット11は、パケットの先頭を示すフラグパターン
Fと、送信の宛先ノードを示すビットパターンのフィー
ルドDBPと、送信元のアドレスSAと、実際の転送デ
ータDATAと、エラーチェック用のチェックパターン
CHKと、パケットの終了を示すトレイラフラグTのフ
ィールドから構成される。例えば、DBPは256ビッ
ト、SAは8ビット、DATAは1024ビット、  
CHKは20ビットである。
フィールドDBPの各ビット(A、B、C,・・・。
X、・・・)は、各々受信ノード15の1つに予め対応
づけられる。従って、ノードとなるプロセッサは、最大
256個まで接続可能となっている。
送信/−ド12は、リング上の各ノードにデータを送信
すると共に、このリングを監視するスーパバイザノード
である。宛先ノードビットパターン設定部13は、パケ
ット11を送信する場合。
フィールドDBPにおける宛先ノードの対応ビット位置
を0″にし、他を1″にセットして。
パケット11をリングに送出する。
各受信ノード15では、そのノードが受信可能であれば
、自ノード宛ビットパターン判定部16により、フィー
ルドDBPをチェックし、パケット11が自ノード宛で
あるか否かを判定する。自ノードに対応するビットが“
0”であれば、そのデータを取り込むと共に、自ノード
宛ビット反転部17により、そのビットを“1”に書き
換えて、   。
ループに返す。
送信ノード12の送信終了パケット検出部14は、リン
グから返ってくるパケット11を常に監視し、フィール
ドDBPの全ビットが“1”となったパケットを、送信
終了パケットと認知して。
ループから取り除く。これにより、1つのパケット11
を、複数のノードに送出し、宛先の全ノードが受は取っ
たことを確認して、不要となったパケットを取り除くこ
とができるようになる。
〔作用〕
第2図は本発明の詳細な説明するための図である。第2
図において1例えば送信ノード12が。
ノード15Aとノード15Xにパケット11を送信する
とする。ノード15Aは、パケット11を受信すると、
フィールドDBPにおける自ノードのビットを反転させ
、同様にノード15Xも、パケット11を受信すると自
ノードのビットを反転させる。従って、送信ノード12
は、フィールドDBPにより、送信終了パケットを検出
できることとなる。
例えば、ノード15Aがビジー状態にあり、パケット1
1を受信できないときには、フィールドDBPに“O”
のビットが残るので、パケット11はリングから取り除
かれることなく、リングを巡回する。即ち、フィールド
DBPは、宛先ノードの指定に用いられると共に、受信
ノードの受信応答(アクセプト)を示すものとしても用
いられ。
効率のよいデータ転送がなされることになる。
〔実施例〕
第3図は送信ノードとなるスーパバイザノードのパケッ
ト送受信回路の例、第4図は受信ノードのパケット送受
信回路の例を示す。
第3図の回路において、21はリングからのシリアル信
号の入力端子、22は256ビソトのシフトレジスタ、
23はフラグパターンFの検出器。
24はトレイラフラグTの検出器、25および26は遅
延器、27は送信終了検出用の比較値を保持する比較値
レジスタ、28は比較器、29はフリップフロップ、3
0はアンド回路、31はパラレル・ロードのシフトレジ
スタ、32および33はアンド回路、34はオア回路、
35はファーストイン・ファーストアウト(FIF○)
のバッファ、36はリングへの出力端子である。また、
CLKはクロック信号を表している。
入力端子21に入力されるデータは、シフトレジスタ2
2に供給され、クロック信号CLKに同期して、シフト
される。一方、検出器23にも。
入力データが送られ、パケットの監視が行われる。
検出器23によって、パケットの先頭が検出されると、
遅延器25によって、フィールドDBPの長さ分のディ
レィの後、比較器28がイネーブル状態とされる。この
とき、シフトレジスタ22には、フィールドDBPの内
容がセットされていることになる。
比較値レジスタ27には、送信終了検出用の値。
即ち、オール“l”が格納されており、比較器28は、
この値と、シフトレジスタ22の内容とを比較する。等
しければ、フリップフロップ29をセットする。フリッ
プフロップ29は、セット状態のとき、新しいパケット
を送信すべきことを指示し、リセット状態のとき、入力
データをそのまま転送することを指示する。
検出器24は、トレイラフラグTの検出を行い。
トレイラフラグTを検出すると、所定のディレィの後、
フリップフロップ29をリセットする。
新しいパケットの転送データは、プロセッサの通信制御
部(図示省略)により、シフトレジスタ31にロードさ
れ、フリップフロップ29がセットされているとき、ア
ンド回路33.オア回路34およびバッファ35を経て
、リングに出力される。
第4図に示す受信ノードのパケット送受信回路において
、41はリングからの入力端子、42は256ビットの
シフトレジスタ、43はフラグパターンFの検出器、4
4はトレイラフラグTの検出器、45は遅延器、47は
当該ノードを示すビットパターンを保持するIDレジス
タ、48は比較器、49および50はフリップフロップ
、51ないし53はアンド回路、54はビットパターン
における自ノードを示すビット位置を“1”にしたもの
を初期値としたシフトレジスタ、55はオ。
子回路、56はリングへの出力端子である。
入力端子41への入力データは、シフトレジスタ42に
送られ、クロック信号CLKに同期して。
シフトされる。一方、検出器43にも、入力データが送
られ、パケットの監視が行われる。検出器43によって
、パケットの先頭が検出されると。
遅延器45によって、フィールドDBPの長さ分のディ
レィの後、比較器48がイネーブル状態とされる。この
とき、シフトレジスタ42には、フィールドDBPの内
容がセットされていることになる。
IDレジスタ47には、当該ノードのビットパターン情
報が格納されており、比較器48は、このビット位置に
対応するシフトレジスタ42の内容が“0”であるか否
かをチェックする。“0”であれば、自ノード宛のパケ
ットであることになる。このとき、当該ノードが受信可
能状態であれば、フリップフロップ49の出力は“1”
であるので、アンド回路51を介して、フリップフロッ
プ50をセットする。
フリップフロップ50が、セット状態となることにより
、アンド回路52を介して、受信データが読み込まれる
。また、シフトレジスタ54の出力により、シフトレジ
スタ42に送り込まれた宛先ノードビットパターンのう
ち、このノードに割当てられたビットが“1”に反転さ
れて、出力端子56から送出される。
検出器44は、トレイラフラグTの検出を行い。
トレイラフラグTを検出すると、フリップフロップ50
をリセットする。これにより、パケットの受信が終了す
る。
今、スーパバイザノードである送信ノード12から、全
てのノードに対して、総パケット数がN個の一連のデー
タパケットを送出することを考える。スーパバイザノー
ドから、一度にリング上に送出できるパケット数は9例
えば第3図図示バッファ35のサイズに依存する。この
リング上に一度に送出できるパケット数をM個(MAN
)とすると、まずN個のパケットのうちの最初のM個が
送出される。
スーパバイザノードは、第3図図示回路により。
リングから返ってくるパケットを常に監視しており、フ
ィールドDBPが全て1”のパケットがあれば、そのパ
ケットをループから取り除き9次に送るべきパケットを
リングに送出する。即ち。
送信ノードから、少なくとも(N−M)個のパケットの
送出が終了するまでは、リング上をM個のパケットが巡
回し、その中で、全ての受信ノードで取り込まれたパケ
ットから順に取り除かれて。
新しいパケットが次々に送出されていく。
以上のように、一連のデータを小容量のパケットに分割
し、各ノードにおけるデータ取り込み用のバッファサイ
ズを小さくして、パケットを受は取り易くすることがで
きる。また、複数のパケットをリングに送出することに
より、各ノードのデータ取り込み速度に、自由度を持た
せることができる。即ち、1つの受信ノードがビジー状
態にあって、パケットを受は取ることができない場合で
も、他の受信ノードは、パケットを受は取ることができ
る。なお、スーパバイザノードは、パケットに時間情報
を設定することなどにより、未受信パケットについて1
時間監視を行うようにすることも可能である。
第4図に示した回路では、データにエラーがあった場合
にも、宛先ノードビットパターンのフィールドを更新す
るため、パケットを受信したことになる。そこで1例え
ば受信ノードに1パケット分の受信バッファを設け、デ
ータを取り込んで。
エラーチェックをした後に、宛先ノードビットパターン
のフィールド更新を行うようにすれば、軽微なエラー発
生を防止できる。
上記実施例では、送信ノードが1つであるシステムの例
を説明したが、もちろん送信ノードが複数個あっても、
同様にパケットの転送が可能である。
〔発明の効果〕
以上説明したように9本発明によれば、任意のノードに
対するデータ転送を、同じ1つのパケットにより実現で
きるようになり、データ転送効率が向上する。また、複
数のノードに送出する際に。
−回の転送で取り込むことができないノードがあっても
、パケットはループするので、特別の再送手段を必要と
しない。
複数のパケットを一連に送出すれば、各ノードの処理速
度に応じて、取り込み可能な分だけ、各ノードが独立に
データを取り込むことができるので、ある受信ノードが
受信できない場合でも、他の受信ノードはそれに影響さ
れない。
【図面の簡単な説明】
第1図は本発明の基本構成図、第2図は本発明の作用説
明図、第3図はスーパバイザノードのパケット送受信回
路の例、第4図は受信ノードのパケット送受信回路の例
を示す。 図中、11はパケット、12は送信ノード、13は宛先
ノードビットパターン設定部、14は送信終了パケット
検出部、15は受信ノード、16は自ノード宛ビットパ
ターン判定部、17は自ノード宛ビット反転部、DBP
は宛先ノードビットパターンのフィールドを表す。 特許出願人   富士通株式会社 代理人弁理士  森1)寛(外1名) 猶2国

Claims (1)

  1. 【特許請求の範囲】 リング状に接続されたマルチプロセッサシステムにおい
    て、 各ノードが送受信する転送パケット(11)に、少なく
    とも1ビットが1受信ノードに対応するようにされたビ
    ットパターンにより宛先ノードが指定されるフィールド
    (DBP)が設けられ、 送信ノード(12)は、上記フィールド(DBP)に宛
    先ノードを示すビットパターンを設定し、パケットを送
    信する手段(13)と、 上記フィールド(DBP)を判定し、送信終了パケット
    を検出する手段(14)とを備えると共に、受信ノード
    (15)は、上記フィールド(DBP)に設定されたビ
    ットパターンにより、自ノード宛のパケットであるか否
    かを判定する手段(16)と、自ノードにおいてパケッ
    トを取り込んだとき、上記フィールド(DBP)におけ
    る自ノードに対応するビットを反転して、受信パケット
    を転送する手段(17)とを備えたことを特徴とするデ
    ータ転送制御方式。
JP60106551A 1985-05-18 1985-05-18 デ−タ転送制御方式 Pending JPS61264833A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60106551A JPS61264833A (ja) 1985-05-18 1985-05-18 デ−タ転送制御方式

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JP60106551A JPS61264833A (ja) 1985-05-18 1985-05-18 デ−タ転送制御方式

Publications (1)

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JPS61264833A true JPS61264833A (ja) 1986-11-22

Family

ID=14436483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60106551A Pending JPS61264833A (ja) 1985-05-18 1985-05-18 デ−タ転送制御方式

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JP (1) JPS61264833A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63253463A (ja) * 1987-04-09 1988-10-20 Toyo Commun Equip Co Ltd コンピユ−タ・システム
JPH01267763A (ja) * 1988-04-20 1989-10-25 Hitachi Ltd 並列プロセッサのプロセッサ間データ転送方法及び並列プロセッサ
JP2010171469A (ja) * 2009-01-20 2010-08-05 Meidensha Corp 端末装置間の同報通信方式
JP2023092084A (ja) * 2021-12-21 2023-07-03 古河電気工業株式会社 通信装置、路側装置、ネットワークシステム及び通信方法

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