JPS6126735B2 - - Google Patents
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- JPS6126735B2 JPS6126735B2 JP53107595A JP10759578A JPS6126735B2 JP S6126735 B2 JPS6126735 B2 JP S6126735B2 JP 53107595 A JP53107595 A JP 53107595A JP 10759578 A JP10759578 A JP 10759578A JP S6126735 B2 JPS6126735 B2 JP S6126735B2
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- JP
- Japan
- Prior art keywords
- circuit
- counting
- type flip
- signal
- ffs
- Prior art date
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Links
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- 238000010586 diagram Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 6
- 230000002265 prevention Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
- H03K23/505—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two with a base which is an odd number
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、Ｄ型フリツプフロツプ回路で構成さ
れ誤動作防止機能を備えた計数回路に関する。
れ誤動作防止機能を備えた計数回路に関する。
デジタル回路に広く用いられる回路の一つにＤ
型フリツプフロツプ回路（以下、Ｄ−FFと略記
する）がある。このＤ−FFは例えば第１図ａに
示すように複数のナンドゲート回路で構成され、
データ信号Ｄとクロツク信号CPとによつてその
出力Ｑ，を第１図ｂに示す如く変化させること
はよく知られるところである。Ｄ−FFをＮ個、
例えばここで第２図に示すように５個のＤ−FF
１〜５をループ状に縦続接続し、信号の１つをリ
セツト端子Ｒに接続することにより、９進の計数
回路を構成した場合、一般に第３図ａに示すクロ
ツク信号CPにより同図ｂの如く出力信号を得る
ことができる。ただし６はインバータとなるナン
ドゲート回路である。ところが、この９進動作が
正常に行われらる為には５個のＤ−FF１，２，
３，４，５が初期状態において全てリセツトされ
て全零の状態にある必要がある。換言すれば、例
えばＤ−FF１，２，３，４，５の各状態が
（０，１，０，０，１）であつたとしてクロツク
信号CPを印加すると、この計数出力は第３図ｃ
に示されるように９進でないものとなる。そこで
従来より、Ｄ−FFのリセツト端子にリセツト信
号を印加して全零の初期設定をなし、しかるのち
に計数動作を行わせるようにしていた。然しなが
らリセツト端子を設けてＤ−FFによる計数回路
を構成することは半導体回路の集積度の低下を招
き、且つ回路の複雑化を招いた。
型フリツプフロツプ回路（以下、Ｄ−FFと略記
する）がある。このＤ−FFは例えば第１図ａに
示すように複数のナンドゲート回路で構成され、
データ信号Ｄとクロツク信号CPとによつてその
出力Ｑ，を第１図ｂに示す如く変化させること
はよく知られるところである。Ｄ−FFをＮ個、
例えばここで第２図に示すように５個のＤ−FF
１〜５をループ状に縦続接続し、信号の１つをリ
セツト端子Ｒに接続することにより、９進の計数
回路を構成した場合、一般に第３図ａに示すクロ
ツク信号CPにより同図ｂの如く出力信号を得る
ことができる。ただし６はインバータとなるナン
ドゲート回路である。ところが、この９進動作が
正常に行われらる為には５個のＤ−FF１，２，
３，４，５が初期状態において全てリセツトされ
て全零の状態にある必要がある。換言すれば、例
えばＤ−FF１，２，３，４，５の各状態が
（０，１，０，０，１）であつたとしてクロツク
信号CPを印加すると、この計数出力は第３図ｃ
に示されるように９進でないものとなる。そこで
従来より、Ｄ−FFのリセツト端子にリセツト信
号を印加して全零の初期設定をなし、しかるのち
に計数動作を行わせるようにしていた。然しなが
らリセツト端子を設けてＤ−FFによる計数回路
を構成することは半導体回路の集積度の低下を招
き、且つ回路の複雑化を招いた。
本発明はこのような不具合を解消し、Ｄ型フリ
ツプフロツプ回路の初期状態にかかわらず誤動作
を招くことなく安定な計数動作を行うことがで
き、しかも簡易な構成で高集積度に、例えば同一
半導体基板上に実装することのできる計数回路を
実現し、提供することにある。
ツプフロツプ回路の初期状態にかかわらず誤動作
を招くことなく安定な計数動作を行うことがで
き、しかも簡易な構成で高集積度に、例えば同一
半導体基板上に実装することのできる計数回路を
実現し、提供することにある。
本発明の概要は、Ｎ（Ｎ≦５）個のＤ型フリツ
プフロツプ回路をループ状に縦続に接続して構成
される（2N）もしくは（2N−１）進の計数回路
において、計数回路の異常動作時に特定された隣
り合う２つのＤ型フリツプフロツプ回路の論理積
信号を、その前段に位置する（Ｎ−４）個のフリ
ツプフロツプ回路のデータ信号として割り込ませ
るようにしたものである。これによつてＤ型フリ
ツプフロツプの計数動作は、初期状態のいかんに
かかわらず数個のクロツク信号の計数以後、安定
して行われることになる。従つてリセツト端子等
を格別に設ける必要もなくなり、結果的に構成の
簡略化と高集積化をはかることができる。
プフロツプ回路をループ状に縦続に接続して構成
される（2N）もしくは（2N−１）進の計数回路
において、計数回路の異常動作時に特定された隣
り合う２つのＤ型フリツプフロツプ回路の論理積
信号を、その前段に位置する（Ｎ−４）個のフリ
ツプフロツプ回路のデータ信号として割り込ませ
るようにしたものである。これによつてＤ型フリ
ツプフロツプの計数動作は、初期状態のいかんに
かかわらず数個のクロツク信号の計数以後、安定
して行われることになる。従つてリセツト端子等
を格別に設ける必要もなくなり、結果的に構成の
簡略化と高集積化をはかることができる。
以下、図面を参照して本発明回路の実施例を説
明する。
明する。
第４図は本発明の第１の実施例を示す概略構成
図である。図中１１，１２，１３，１４，１５は
Ｄ型フリツプフロツプ（Ｄ−FF）である。Ｄ−
FF１１は、Ｄ−FF１５のＱ出力信号をリセツト
端子Ｒに、またそれをインバータとなるナンド回
路１６に供給して反転出力をデータ端子Ｄに入力
し、他のＤ−FF１２，１３，１４，１５はそれ
ぞれ前段のＤ−FF１１，１２，１３，１４のＱ
出力信号をデータ端子Ｄに入力するようにループ
状に縦続接続されて構成されている。そして、
各、Ｄ−FF１１，１２，１３，１４，１５はク
ロツク信号CPを共通に入力されてそれぞれ作動
している。またＤ−FF１４のＱ出力信号とＤ−
FF１５のＱ出力信号はナンド回路１７に入力さ
れ否定的論理積がとられている。このナンド回路
１７による論理積信号は前記Ｄ−FF１２とＤ−
FF１３との間に介在されたアンド回路１８に供
給され、上記Ｄ−FF１３のデータ入力として強
制的に割り込むようになつている。
図である。図中１１，１２，１３，１４，１５は
Ｄ型フリツプフロツプ（Ｄ−FF）である。Ｄ−
FF１１は、Ｄ−FF１５のＱ出力信号をリセツト
端子Ｒに、またそれをインバータとなるナンド回
路１６に供給して反転出力をデータ端子Ｄに入力
し、他のＤ−FF１２，１３，１４，１５はそれ
ぞれ前段のＤ−FF１１，１２，１３，１４のＱ
出力信号をデータ端子Ｄに入力するようにループ
状に縦続接続されて構成されている。そして、
各、Ｄ−FF１１，１２，１３，１４，１５はク
ロツク信号CPを共通に入力されてそれぞれ作動
している。またＤ−FF１４のＱ出力信号とＤ−
FF１５のＱ出力信号はナンド回路１７に入力さ
れ否定的論理積がとられている。このナンド回路
１７による論理積信号は前記Ｄ−FF１２とＤ−
FF１３との間に介在されたアンド回路１８に供
給され、上記Ｄ−FF１３のデータ入力として強
制的に割り込むようになつている。
このように構成された本回路の正常動作は、ク
ロツク信号CPの入力に従つてＤ−FF１１〜１５
の各々の状態（Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１
４，Ｑ１５）が次のように〜へと変化し、こ
れらを繰り返えすことである。
ロツク信号CPの入力に従つてＤ−FF１１〜１５
の各々の状態（Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１
４，Ｑ１５）が次のように〜へと変化し、こ
れらを繰り返えすことである。
（０，０，０，０，０）
（１，０，０，０，０）
（１，１，０，０，０）
（１，１，１，０，０）
（１，１，１，１，０）
（１，１，１，１，１）
（０，１，１，１，１）
（０，０，１，１，１）
（０，０，０，１，１）
（０，０，０，０，１）
（０，０，０，０，０）……状態
ここで、仮りに各Ｄ−FF１１，１２，１３，
１４，１５の初期におけるセツト状態が（０，
１，０，０，１）であつたとすると、ナンド回路
１６の出力信号は「０」となる。この状態でクロ
ツク信号CPを１個加えると、各Ｄ−FF１１，１
２，１３，１４，１５はそれぞれ前段のＤ−FF
１１，１２，１３，１４，１５の出力をラツチし
ようとするが、このとき、Ｄ−FF１３の入力は
アンド回路１８によつて阻止される。従つてＤ−
FF１１，１２，１３，１４，１５の各状態は
（０，０，０，０，０）となる。この状態設定に
よつてナンド回路１７の出力信号は(1)となり、ア
ンド回路１８はゲートが開かれて、以後通常の計
数動作を行う。故に第２図に示す従来回路構成の
ものと全く同様に計数動作することになる。次に
各Ｄ−FF１１，１２，１３，１４，１５の各状
態が（１，１，０，１，０）の場合について考え
てみる。このとき、ナンド回路１７の出力信号は
(1)の状態にある。従つて１個のクロツク信号の印
加によつて各Ｄ−FF１１，１２，１３，１４，
１５の状態は（０，１，１，０，１）に変化す
る。この変化によつてナンド回路１６の出力は
（０）となり、次のクロツク信号によつてＤ−FF
１１，１２，１３，１４，１５の状態は（０，
０，０，１，０）と変化する。さらに次のクロツ
ク信号により（０，０，０，１）となる故にこの
状態以降は、先に示した状態のときと同様に安定
した計数動作に移行する。
１４，１５の初期におけるセツト状態が（０，
１，０，０，１）であつたとすると、ナンド回路
１６の出力信号は「０」となる。この状態でクロ
ツク信号CPを１個加えると、各Ｄ−FF１１，１
２，１３，１４，１５はそれぞれ前段のＤ−FF
１１，１２，１３，１４，１５の出力をラツチし
ようとするが、このとき、Ｄ−FF１３の入力は
アンド回路１８によつて阻止される。従つてＤ−
FF１１，１２，１３，１４，１５の各状態は
（０，０，０，０，０）となる。この状態設定に
よつてナンド回路１７の出力信号は(1)となり、ア
ンド回路１８はゲートが開かれて、以後通常の計
数動作を行う。故に第２図に示す従来回路構成の
ものと全く同様に計数動作することになる。次に
各Ｄ−FF１１，１２，１３，１４，１５の各状
態が（１，１，０，１，０）の場合について考え
てみる。このとき、ナンド回路１７の出力信号は
(1)の状態にある。従つて１個のクロツク信号の印
加によつて各Ｄ−FF１１，１２，１３，１４，
１５の状態は（０，１，１，０，１）に変化す
る。この変化によつてナンド回路１６の出力は
（０）となり、次のクロツク信号によつてＤ−FF
１１，１２，１３，１４，１５の状態は（０，
０，０，１，０）と変化する。さらに次のクロツ
ク信号により（０，０，０，１）となる故にこの
状態以降は、先に示した状態のときと同様に安定
した計数動作に移行する。
これに対して、ナンド回路１７及びアンド回路
１８の無い従来の計数回路では、上述した正常状
態〜〓のいずれにも戻らない異常動作を起こす
場合が生じる。例えばカウント動作の開始時もし
くはカウント中に雑音が入りＤ−FF１１〜１５
が（０，１，０，０，１）の状態になつたとす
る。この場合、従来の計数回路では次のように
〜への変化を繰り返えし、リングカウンタの正
常動作にはならなくなつてしまう。
１８の無い従来の計数回路では、上述した正常状
態〜〓のいずれにも戻らない異常動作を起こす
場合が生じる。例えばカウント動作の開始時もし
くはカウント中に雑音が入りＤ−FF１１〜１５
が（０，１，０，０，１）の状態になつたとす
る。この場合、従来の計数回路では次のように
〜への変化を繰り返えし、リングカウンタの正
常動作にはならなくなつてしまう。
（０，１，０，０，１）
（０，０，１，０，０）
（１，０，０，１，０）
〓 （１，１，０，０，１）
（０，１，１，０，０）
（１，０，１，１，０）
（１，１，０，１，１）
（０，１，１，０，１）
（０，０，１，１，０）
（１，０，０，１，１）
（０，１，０，０，１）……状態
一方、上述した実施例によれば、Ｄ−FF１
１，１２，１３，１４，１５の初期状態のいかん
にかかわらず、高々数個のクロツク信号によつ
て、回路動作条件が正常に復帰する。従つて各Ｄ
−FF１１，１２，１３，１４，１５を予めリセ
ツトする必要がなく、故に各Ｄ−FF１２，１
３，１４，１５にリセツト端子を設ける等の複雑
化を招くこともない。またI2L回路によれば容易
にワイヤード論理をとることができる。
１，１２，１３，１４，１５の初期状態のいかん
にかかわらず、高々数個のクロツク信号によつ
て、回路動作条件が正常に復帰する。従つて各Ｄ
−FF１１，１２，１３，１４，１５を予めリセ
ツトする必要がなく、故に各Ｄ−FF１２，１
３，１４，１５にリセツト端子を設ける等の複雑
化を招くこともない。またI2L回路によれば容易
にワイヤード論理をとることができる。
従つて、アンド回路１８を格別に設けることな
く、単にナンド回路１７の出力信号をＤ−FF１
３の入力端に供給することによつて強制的な割り
込みを行い得る。またナンド回路１７もワイヤー
ド論理したのち、マルチエミツタを用いて信号出
力するようにすればよいので、構成が非常に簡略
化される。かくしてI2Lの高集積度の利点を十分
に活かして、僅かなチツプ面積上で誤動作防止機
能を備えた計数回路を構成することができる。
く、単にナンド回路１７の出力信号をＤ−FF１
３の入力端に供給することによつて強制的な割り
込みを行い得る。またナンド回路１７もワイヤー
ド論理したのち、マルチエミツタを用いて信号出
力するようにすればよいので、構成が非常に簡略
化される。かくしてI2Lの高集積度の利点を十分
に活かして、僅かなチツプ面積上で誤動作防止機
能を備えた計数回路を構成することができる。
第５図、及び第６図は前述した第４図に示す回
略を変形した本発明の第２及び第３の実施例とし
て10進計数回路を示す概略構成図である。第５図
に示す回路は、Ｄ−FF１１のＱ出力信号と、Ｄ
−FF１２の出力信号との論理積信号を、その
前段に位置するＤ−FF１５に強制的に割り込ま
せるようにしたものである。また、第６図に示す
回路は、Ｄ−FF１５の出力信号ただし第６図
では出力信号として、Ｑ出力信号をナンド回路
１６で反転した出力を用いた。）と、Ｄ−FF１１
のＱ出力信号との論理積信号をその前段のＤ−
FF１４に強制的に割り込ませるようにしたもの
である。このように構成された各回路においても
前記第４図に示す回路と同様に誤動作が防止され
ることは明白である。
略を変形した本発明の第２及び第３の実施例とし
て10進計数回路を示す概略構成図である。第５図
に示す回路は、Ｄ−FF１１のＱ出力信号と、Ｄ
−FF１２の出力信号との論理積信号を、その
前段に位置するＤ−FF１５に強制的に割り込ま
せるようにしたものである。また、第６図に示す
回路は、Ｄ−FF１５の出力信号ただし第６図
では出力信号として、Ｑ出力信号をナンド回路
１６で反転した出力を用いた。）と、Ｄ−FF１１
のＱ出力信号との論理積信号をその前段のＤ−
FF１４に強制的に割り込ませるようにしたもの
である。このように構成された各回路においても
前記第４図に示す回路と同様に誤動作が防止され
ることは明白である。
即ち、５個のＤ−FF１１，１２，１３，１
４，１５のうち、隣り合う２つのＤ−FFの各出
力信号の論理積信号をその前段に位置する１つの
Ｄ−FFの入力信号とし強制的に割り込ませるこ
とにより、誤動作を招くＤ−FFの状態を除くこ
とが可能となる。
４，１５のうち、隣り合う２つのＤ−FFの各出
力信号の論理積信号をその前段に位置する１つの
Ｄ−FFの入力信号とし強制的に割り込ませるこ
とにより、誤動作を招くＤ−FFの状態を除くこ
とが可能となる。
尚、本発明は上記各実施例に限定されるもので
はなく、一般にＮ個のＤ−FFをループ状に縦続
に接続して構成される（2N−１）進の計数回路
に同様に適用することができる。例えば第７図に
示すように６個のＤ−FF２１〜２６を用いた11
進計数回路及び第８図に示すように７個のＤ−
FF２１〜２７を用いた13進計数回路にもアンド
回路１８ａ〜１８ｃを用いて同様に効果を発揮す
る。換言すれば、Ｎ個のＤ−FFを用いた（2N−
１）進計数回路において、隣り合う２つのＤ−
FFの論理積信号を用いて、上記２つのＤ−FFの
前段を構成する（Ｎ−４）個のＤ−FFの各入力
信号に強制的に割り込ませることにより、その目
的、つまり誤動作を防止することができる。また
隣り合う２つのＤ−FFの設定は任意のものでよ
く、上記条件を満たすように回路接続すればよ
い。
はなく、一般にＮ個のＤ−FFをループ状に縦続
に接続して構成される（2N−１）進の計数回路
に同様に適用することができる。例えば第７図に
示すように６個のＤ−FF２１〜２６を用いた11
進計数回路及び第８図に示すように７個のＤ−
FF２１〜２７を用いた13進計数回路にもアンド
回路１８ａ〜１８ｃを用いて同様に効果を発揮す
る。換言すれば、Ｎ個のＤ−FFを用いた（2N−
１）進計数回路において、隣り合う２つのＤ−
FFの論理積信号を用いて、上記２つのＤ−FFの
前段を構成する（Ｎ−４）個のＤ−FFの各入力
信号に強制的に割り込ませることにより、その目
的、つまり誤動作を防止することができる。また
隣り合う２つのＤ−FFの設定は任意のものでよ
く、上記条件を満たすように回路接続すればよ
い。
分周回路の構成は第２図のようなものに限るこ
となく、例えば第９図のようなＤ−FF３１〜３
５とアンド回路３６からなる構成の10進の奇数分
周回路でもよい。この場のにも第２図の場合と、
同様に誤動作防止回路を設けることができる。即
ち例えば第４図、第５図の例と同じように、第１
０図，第１１図のようにナンド回路３７とアンド
回路３８を付加して10進計数回路とすることがで
きる。
となく、例えば第９図のようなＤ−FF３１〜３
５とアンド回路３６からなる構成の10進の奇数分
周回路でもよい。この場のにも第２図の場合と、
同様に誤動作防止回路を設けることができる。即
ち例えば第４図、第５図の例と同じように、第１
０図，第１１図のようにナンド回路３７とアンド
回路３８を付加して10進計数回路とすることがで
きる。
なお、Ｄ−FFの形としては、第１図のものに
限ることなく、第１２図のようにＪ・Ｋ−FFよ
り形成したものでも第１３図のようにトランスミ
ツシヨンゲートを用いたCMOSにより形成したも
のでもよい。
限ることなく、第１２図のようにＪ・Ｋ−FFよ
り形成したものでも第１３図のようにトランスミ
ツシヨンゲートを用いたCMOSにより形成したも
のでもよい。
更に、上記説明ではI2L回路の場合に特にその
効果を発揮すると述べたが、CMOS，ECLや
TTL等、各種論理回路においても同様に適用す
ることができる。要するに本発明はその要旨を逸
脱しない範囲で種々変形して実施することができ
る。
効果を発揮すると述べたが、CMOS，ECLや
TTL等、各種論理回路においても同様に適用す
ることができる。要するに本発明はその要旨を逸
脱しない範囲で種々変形して実施することができ
る。
以上述べたように本回路によれば極めて簡単な
回路構成で、初期状態に起因する誤動作を末然に
防ぐことができる。しかも高々数個のクロツク信
号により正常動作化をはかることができる。従つ
て、１チツプの半導体基板上に集積するに際し
て、チツプ面積を小さくし、且つ動作の安定化が
はかれる等の種々格別な利点を発揮することがで
きる。かくしてここに、誤動作防止機能を備えた
実用性の高い計数回路を実現し提供することがで
きる。
回路構成で、初期状態に起因する誤動作を末然に
防ぐことができる。しかも高々数個のクロツク信
号により正常動作化をはかることができる。従つ
て、１チツプの半導体基板上に集積するに際し
て、チツプ面積を小さくし、且つ動作の安定化が
はかれる等の種々格別な利点を発揮することがで
きる。かくしてここに、誤動作防止機能を備えた
実用性の高い計数回路を実現し提供することがで
きる。
第１図はＤ型フリツプフロツプ回路の基本構成
とその動作を示す図、第２図は従来回路の一例を
示す構成図、第３図は従来回路の計数動作を示す
図、第４図から第８図はそれぞれ本発明の実施例
回路を示す構成図、第９図は従来回路の他の例を
示す構成図、第１０図、第１１図は本発明の他の
実施例を示す構成図、第１２図、第１３図は
DFFの他の構成例を示す図である。 １１，１２，１３，１４，１５……Ｄ型フリツ
プフロツプ回路、１６……インバータ、１７……
ナンド回路、１８……アンド回路。
とその動作を示す図、第２図は従来回路の一例を
示す構成図、第３図は従来回路の計数動作を示す
図、第４図から第８図はそれぞれ本発明の実施例
回路を示す構成図、第９図は従来回路の他の例を
示す構成図、第１０図、第１１図は本発明の他の
実施例を示す構成図、第１２図、第１３図は
DFFの他の構成例を示す図である。 １１，１２，１３，１４，１５……Ｄ型フリツ
プフロツプ回路、１６……インバータ、１７……
ナンド回路、１８……アンド回路。
Claims (1)
- １ Ｎ（Ｎ≧５）個のＤ型フリツプフロツプ回路
をループ状に縦続接続して2N進もしくは（2N−
１）進計数を行う計数回路において、前記Ｄ型フ
リツプフロツプ回路のうち隣り合う２つのＤ型フ
リツプフロツプ回路の出力信号の論理積信号と、
上記隣り合う２つのＤ型フリツプフロツプ回路の
前段をなす（Ｎ−４）個のＤ型フリツプフロツプ
回路の更に前段の出力データ信号との論理積信号
を該（Ｎ−４）個のＤ型フリツプフロツプ回路の
データ信号として供給するようにしたことを特徴
とする計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10759578A JPS5534572A (en) | 1978-09-04 | 1978-09-04 | Counting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10759578A JPS5534572A (en) | 1978-09-04 | 1978-09-04 | Counting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534572A JPS5534572A (en) | 1980-03-11 |
| JPS6126735B2 true JPS6126735B2 (ja) | 1986-06-21 |
Family
ID=14463133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10759578A Granted JPS5534572A (en) | 1978-09-04 | 1978-09-04 | Counting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5534572A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646332A (en) * | 1985-04-08 | 1987-02-24 | At&T Bell Laboratories | Twisted ring counter with recoverable disallowed states |
| JP4497708B2 (ja) * | 2000-12-08 | 2010-07-07 | 三菱電機株式会社 | 半導体装置 |
| JP2002246895A (ja) * | 2001-02-16 | 2002-08-30 | Mitsubishi Electric Corp | カウンタ回路 |
| ATE554529T1 (de) * | 2007-10-16 | 2012-05-15 | Austriamicrosystems Ag | Frequenzteiler und verfahren zur frequenzteilung |
-
1978
- 1978-09-04 JP JP10759578A patent/JPS5534572A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534572A (en) | 1980-03-11 |
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