JPH04503135A - 高速プリスケーラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高速プリスケーラ 発明の背景 本発明は、一般に分周回路に関し、さらに詳しくは、超高速ＣＭＯ５Ｗ４１５分 周プリスケーラ回路に関する。

高速分局器や周波数合成器等に用いられるプリスケーラ回路は、当技術では周知 である。デュアル・モジュラス・プリスケーラとは、外部制御信号により分局率 をある値から別の値に切り換えることのできる分局器である。すなわち、入力制 御信号がＨの場合、プリスケーラは第１の因数で分周し、入力制御信号がＬの場 合、１２の因数で分周することができる。プリスケーラについての詳細な説明は 、”Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐｓ”　ｂｙ　Ｄｒ、　Ｒｏｎａｌｄ　 Ｅ、　Ｂｅ５ｔ。

ｃｏｐｙｒｉｇｈｔ　１９８４．　ＭｃＯｒａｗ−Ｈｉｌｌ　Ｉｎｃ、に見るこ とができる。

Ｃｈｒｉｓ　Ｇｒｏｖｅｓ　ａｔ　ｍｌ、の論文″Ａ　２５０　Ｍ）Ｉｚ　Ｄｙ ｎａｍｉｃＣＭＯ５Ｄｕａｌ　Ｍｏｄｕｌｍｓ　（＋８７９）　Ｐｒｅｓｃａｌ ｅｒ”および１９８４Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ａｄｖａｎｃｅ　Ｒｅ５ｅ ａｒｃｈ　ｉｎ　ＶＬＳＩ、　ＭＩＴの議事録１１０頁の初めに、デジタル方式 の２５０ＭＨｚＣＭＯ５Ｉ！プログラマブル分周回路に用いるデュアル・モジュ ラス（＋ｓ／９）プリスケーラについて説明している。

このプリスケーラは、３つのカスケード接続された標準０ＭＯ５型インバータ、 １つのＮＯＲゲートおよび３つの機能的に個別のインバータ回路によって構成さ れている。残念ながら、この回路は主に逐次的に動作するので、スピードが限定 される。さらに、多数の素子を用いるので、スピードが限定され、回路の消費電 力が増加する。

発明の概要 本発明の目的は、改善されたプリスケーラ回路を提供することである。

さらに、本発明の目的は、改善された高速ＣＭＯ３型プリスケーラ回路を提供す ることである。

本発明の別の目的は、高速ＣＭＯ５型４７５分周プリスケーラ回路を提供するこ とである。

また、本発明の別の目的は、使用素子数の少ない高速ＣＭＯ５Ｊ！！４１５分周 プリスケーラ回路を提供することである。

さらに、本発明の別の目的は、スピードを向上するためフィード・フォーワード を採用する改善されたプリスケーラ回路を提供することである。

本発明の広い観点に従って、高速プリスケーラ回路が提供され、このプリスケー ラ回路は、それぞれが第１および第２人力と出力とを有する複数のカスケード接 続されたインバータ回路から成や、それぞれの＃１１人力がクロック信号等の入 力信号を受け取る。中間インバータ回路は、クロック信号を受け取る第１入力と 、カスケード接続されたインバータ回路群の最後の回路の出力に結合された第２ 人力とを有する。出力インバータ回路は、第１．第２および第３人力を有する。

出力インバータ回路の第１入力は、クロック信号を受け取り、第２人力は中間イ ンバータ回路の出力に結合される。出力インバータ回路の出力は、カスケード接 続されたインバータ回路群の最初の回路の第２人力に結合される。カスケード接 続されたインバータ回路群の少なくとも選択された１つに結合され、かつモジュ ラス制御信号源に結合されるフィード・フォーワード回路は、出力インバータ回 路の第３人力に結合され、強制的に出力インバータ回路の出力を所定の状態にす る出力を有する。このようにして、出力インバータ回路の出力に現われる信号の モジュラスは、モジュラス制御信号が第１状態または第２状態にあるかによって 、第１値と第２値との間で変化させることができる。使用部品数を低減し、フィ ード・フォーワード回路を内蔵することによって、本発明のプリスケーラ回路の 動作速度が向上する。

上記およびその他の目的、機能および利点は、添付の図面と共に以下の詳細な説 明によってより明らかとなる。

図面の簡単な説明 第１図は、本発明のプリスケーラ回路の概略図である。

第２図は、第１図の回路の各インバータ段のモジュラス４出力とモジュラス５出 力とを示す真理衣である。

好適な実施例の説明 第１図に示す本発明のプリスケーラ回路は、出力１０，１２．１４，１６．１８ をそれぞれ有する第１．第２．第３゜第４および第５ＣＭＯ３型インバータ回路 から成る。第１インバータ回路は、Ｐチヤンネル電界効果トランジスタ２０．２ ２とＮチャンネル電界効果トランジスタ２４．２６とを有する。第１インバータ 回路の出力１０は、第２インバータ回路のＰチヤンネル電界効果トランジスタ２ ８のゲート電極と、第２インバータ回路のＮチャンネル電界効果トランジスタ３ ０のゲート電極とに結合される。第２インバータ回路の残りの部分は、Ｐチヤン ネル電界効果トランジスタ３２およびＮチャンネル電界効果トランジスタ３４か ら成る。

第２インバータ回路の出力１２は、第３インバータ回路のＰチヤンネル電界効果 トランジスタ３６のゲートと、Ｎチャンネル電界効果トランジスタ３８のゲート とに結合される。Ｐチヤンネル電界効果トランジスタ４０およびＮチャンネル電 界効果トランジスタ４２は、第３インバータ回路の残りの部分を構成する。第４ インバータ回路は、Ｐチャンネル電界効果トランジスタ４４．４６およびＮチャ ンネル電界効果トランジスタ４８．５０によって構成される。

わかるように、第３インバータ回路の出力１４はトランジスタ４４．５０のゲー ト電極に結合される。

最後に、第４インバータ回路の出力１６は、Ｐチヤンネル電界効果トランジスタ ５２のゲート電極とＮチャンネル電界効果トランジスタ５４のゲート電極とに結 合される。

第５インバータ回路の残りの部分は、Ｐチヤンネル電界効果トランジスタ５６お よびＮチャンネル電界効果トランジスタ５８によって構成される。わかるように 、プリスケーラ回路の出力１８は、Ｐチヤンネル電界効果トランジスタ２０のゲ ート電極とＮチャンネル電界効果トランジスタ２６のゲート電極とに帰還される 。

また、第３インバータ回路の出力１４は、Ｐチヤンネル電界効果トランジスタ６ ０のゲート電極に結合され、このＰチヤンネル電界効果トランジスタ６０は、出 力１６に結合されたドレインとＰチヤンネル電界効果トランジスタ６２のドレイ ンに結合されたソースとを有し、このＰチヤンネル電界効果トランジスタ６２は 、トランジスタ４４のソースに結合されたソースを有する。また、出力１６は、 Ｎチャンネル電界効果トランジスタ６４のゲート電極に結合され、このＮチャン ネル電界効果トランジスタ６４は、出力１８に結合されたドレインおよびＮチャ ンネル電界効果トランジスタ６６のドレインに結合されたソースを有し、このＮ チャンネル電界効果トランジスタ６６はトランジスタ５４のソースに結合された ソースを有する。最後に、Ｎチャンネル電界効果トランジスタ６８は、トランジ スタ５８のソースに結合されたドレイン、第２インバータ回路の出力１２に結合 されたゲートおよびＮチャンネル電界効果トランジスタ７０のドレインに結合さ れたソースを有する。

双安定クロック信号（ＣＬ　Ｋ）は、トランジスタ２２，２４．３２，３４，４ ０，４２，４６，４８，５６．５８のゲート電極に供給される。第１および第２ 安定状態をとりうるモジュラス制御信号（ＭＣ）は、トランジスタ６６゜７０の ゲート電極に印加され、インバータ７２によって反転された後、トランジスタ６ ２のゲート電極に印加される。

インバータ回路それぞれは同様に動作するので、１つの回路の動作について説明 する。トランジスタ２８，３０，３２．３４から成る第２インバータ回路につい て、Ｐチヤンネル電界効果トランジスタ２８のソースは第１電源電圧源に結合さ れ、そのドレインはＰチヤンネル電界効果トランジスタ３２のソースに結合され ている。トランジスタ３２゜３４のドレインは、出力１２に結合されていること がわかる。トランジスタ３４のソースは、トランジスタ３０のドレインに結合さ れ、このトランジスタ３０は第２電源電圧源（例えば、グランド）に結合された ソースを有する。

ここで、出力１０がＨ（すなわち論理ｌ）の場合を想定する。トランジスタ２８ はオフとなり、トランジスタ３０はオンとなる。従って、クロック信号がＨにな ると、トランジスタ３４はオンになり、出力１２をＬにする。次に、出力１０が Ｌ（すなわち論理Ｏ）の場合を想定する。トランジスタ２８はオンとなり、トラ ンジスタ３０はオフとなる。

クロック信号がＬになると、トランジスタ３２はオンとなり、出力１２をＨにす る。

５つのインバータ段のそれぞれは同様に動作するので、プリスケーラ回路全体の 動作も説明できる。モジュラス制御信号（ＭＣ）がＬの場合、トランジスタ６２ ，６６．７０はオフとなる。従って、トランジスタ６２，６６．７０およびトラ ンジスタ６０，６４．６８は回路から実質的に切り離される。そのため、この回 路は、入力に帰還された出力１８と直列の５つの計時されたインバータとして動 作する。つまり、５段の計時されたリング発振器として動作し、ここで１つの出 力のみが各クロック・エツジで変化し、それにより出力１８においてモジュラス ５出力を発生する。

出力１０，１２，１４，１６．１８のシーケンスは、第２図の真理衣の右側の部 分に示されている。

回路をモジュラス４プリスケーラに変換するため、モジュラス制御信号ＭＣはＨ にされる。このとき、トランジスタ６６．７０は、トランジスタ６２と同様オン になる。従って、トランジスタ６０がオンになる（すなわち、出力１４がＬどな る）と、必ず出力１６は強制的にＨ状態となる。

同様に、トランジスタ６４がオンになる（すなわち、出力１６がＨとなる）と、 必ず出力１８は強制的にＬどなる。

最後に、ＭＣがＨの場合、トランジスタ６８は、第２インバータ段の出力１２が Ｈになるとすぐにオンとなる。従って、Ｌ電圧が第５インバータ回路のトランジ スタ５８のソースに印加される。この条件の下で、クロック信号がＨとなり出力 １８にＬが現われると、常にトランジスタはオンとなる。

故に、トランジスタ６０，６２，６４，６６．６８．７０によって表される回路 は、ＭＣがＨであり、かつ１０．１２において適切な出力状態が存在する場合、 出力１６，１８を強制的に所定の状態にする。すなわち、第２図に戻って、ＭＣ がＨのとき、７つのクロック・エツジに対して５段のリング・カウンタとして機 能する。８番目のエツジ（０１１０１）において、追加のフィード・フォーワー ドまたはルック・アヘッド回路が、第３．第４および第５インバータ回路（出力 １５，１６．１８）をして強制的にその状態を同時に変化させ、カウント０１０ ０１および０１０１１をスキップさせる。

これは以下のように説明できる。出力１０，１２，１４゜１６．１８がそれぞれ ０１１０１であり、かつクロックＣＬＫがゼロと仮定する。これは、第２図に示 すモジュラス４真理表の第７番目の状態に相当する。この場合、トランジスタ２ ０はオフとなり、出力１０をゼロのままで維持し、またトランジスタ３０．３４ は共にオフなので、出力１２はＨレベルに維持される。第３インバータ段では、 Ｌクロック信号のためトランジスタ４２はオフとなり、出力１４はＨに維持され る。出力１４はＨであるので、トランジスタ６０はオフのままであり、また１４ におけるＨ出力により、トランジスタ４４はオフのままとなり、従って１６にお いてＬ出力を維持する。１６におけるし出力により、トランジスタ６４はオフに 維持され、またＬクロック信号により、トランジスタ５８はオフに維持され、従 って１８においてＨ出力を維持する。

次にクロック信号がＨになると、トランジスタ２２はオフとなり、１０において Ｌ出力を維持する。その結果、第２インバータ回路のトランジスタ３０はオフの ままとなり、従って出力１２をＨに維持する。しかし、次にＨクロック信号の結 果、トランジスタ４２はオンになることがわかる。

トランジスタ３８は、１２におけるＨ出力によりオンとなるので、出力１４はＬ に低下する。出力１４がＬどなると、トランジスタ５０はオフとなり、またクロ ック信号がＨなので、トランジスタ４６も同様にオフとなる。出力１４がＬとな り、かつインバータ７２の出力がＬどなると、トランジスタ６０．６２の両方が オンとなり、これにより出力１６をＨにする。最後に、出力１６がＨであり、か つモジュラス制御信号（ＭＣ）がＨの場合、トランジスタ６８゜７０の両方がオ ンとなり、トランジスタ５８のソースにＬ電圧が現われる。従って、クロック信 号がＨとなり、トランジスタ５８をオンにすると、出力１８はゼロとなる。さら に、ＭＣがＨであり、かつ出力１６がＨの場合、トランジスタ６４．６６の開方 がオンとなり、これにより出力１８のプルダウンを高める。従って、５つのイン バータ段は、第２図に示すモジュラス４真理表の第８番目のステップに相当する 出力を有する。

以上、独自の新規な構成において標準ＣＭＯ３型デバ型入バイスし、高速動作を 可能にするモジュラス４１５プリスケーラ回路を説明してきた。上記の説明は一 例に過ぎず、当業者によって本発明の範囲から逸脱することなく形式および詳細 において変更できることに注目されたい。例えば、第１図に示す本発明の回路は ５つのインバータ段から構成されているが、本発明の真髄を利用したプリスケー ラ回路は異なる数のインバータ段を用いても作成することができる。従って、第 １図に示す回路は、第１のカスケード接続インバータ段のグループ（この場合、 最初の３つのインバータ段）、少なくとも１つの中間段（この場合、第４番目の インバータ段）および１つのインバータ段によって構成されるものとみなすこと ができる。

国際調査報告

Claims (12)

【特許請求の範囲】
1. １．高速プリスケーラ回路であって： それぞれ第１および第２入力と１つの出力とを有する奇数個のカスケード接続イ ンバータ回路群であって、該第１入力が入力信号を受け取るところのカスケード 接続インバータ回路群； 前記入力信号を受け取る第１入力，前記カスケード接続インバータ回路群の最後 の回路の出力に結合された第２入力および１つの出力を有する中間インバータ回 路；第１，第２および第３入力と１つの出力とを有する出力インバータ回路であ って、該第１入力が前記入力信号を受け取り、該第２入力が前記中間インバータ 回路の出力に結合され、該出力が前記カスケード接続インバータ回路群の最初の 回路の前記第２入力に結合され、該出力が前記プリスケーラ回路の出力を形成す るところの出力インバーク回路；前記カスケード接続インバータ回路群の選択さ れた少なくとも第１の回路の出力に結合された第１入力を有し、前記出力インバ ータ回路の第３入力に結合され、前記出力インバータ回路の出力を強制的に所定 の状態にする出力と、制御信号を受け取るため結合された少なくとも第２の入力 とを有するフィード・フォーワード回路手段であって、該制御信号が第１および 第２状態をとることができ、制御信号が前記第１状態になると前記出力インバー タ回路の出力が強制的に所定の状態になるところのフィード・フォーワード回路 手段；および 前記制御信号に結合された第１入力，前記カスケード接続インバータ回路群の最 後の回路の出力に結合された第２入力および前記中間インバータ回路に結合され 、前記制御信号が前記の第１状態にあり、かつ前記カスケード接続インバータ回 路群の最後の回路の出力が所定の状態にあるとき、前記中間インバータ回路の出 力を強制的に所定の状態にする出力を有する第１回路手段； によって構成されることを特徴とする高速プリスケーラ回路。
2. ２．前記入力信号が、周波数ｆを有するクロック信号であり、かつ前記出力イン バータ回路の出力が、前記制御信号が前記の第１状態のときモジュラスＸであり 、また前記制御信号が前記の第２状態のときモジュラスＹ（ただし、ＸおよびＹ は整数）であることを特徴とする請求項１記載のプリスケーラ。
3. ３．前記カスケード接続インバータ回路群が３つのカスケード接続インバータ回 路からなり、かつＸが４でＹが５であることを特徴とする請求項２記載のプリス ケーラ回路。
4. ４．高速４／５分周プリスケーラ回路であって、クロック信号を受け取るために 結合された第１入力と、出力とを有する第１，第２，第３，第４および第５イン バータ回路であって、該第２，第３，第４，第５インバータ回路がその直前のイ ンバータ回路の出力に結合された第２入力を有し、該第１インバータ回路が該第 ５インバータ回路の出力に結合された第２入力を有するところの第１，第２，第 ３，第４および第５インバータ回路；第１および第２状態をとりうるモジュラス 制御信号を受け取る手段； 前記第５インバータ回路に結合され、前記モジュラス制御信号に応答して、前記 第５インバータ回路の出力に現われる出力信号のモジュラスを変えるフィード・ フォーワード回路手段； によって構成されることを特徴とする高速４／５分周プリスケーラ回路。
5. ５．前記フィード・フォーワード回路手段が、入力として前記第２インバータ回 路の出力を有することを特徴とする請求項４記載のプリスケーラ回路。
6. ６．前記第１，第２，第３，第４および第５インバータ回路のそれぞれが： 第１電源電圧を受け取るために結合されたソース，入力信号を受け取るために結 合されたゲートおよびドレインを有する第１のＰチャンネル電界効果トランジス タ；前記第１のＰチャンネル電界効果トランジスタのドレインに結合されたソー ス，クロック信号を受け取るゲートおよびインバータ回路の出力を形成するドレ インを有する第２のＰチャンネル電界効果トランジスタ；前記第２のＰチャンネ ル電界効果トランジスタのドレインに結合されたドレイン，前記クロック信号を 受け取るために結合されたゲートおよびソースを有する第１のＮチャンネル電界 効果トランジスタ；および 前記第１のＮチャンネル電界効果トランジスタのソースに結合されたドレイン， 前記入力信号を受け取るたりに結合されたゲートおよび第２電源電圧源を受け取 るために結合されたソースを有する第２のＮチャンネル電界効果トランジスタ； によって構成されることを特徴とする請求項５記載のプリスケーラ回路。
7. ７．前記モジュラス制御信号が前記の第１状態のとき、前記第５インバータ回路 の出力がモジュラス４出力であることを特徴とする請求項６記載のプリスケーラ 回路。
8. ８．前記モジュラス制御信号が前記の第２状態のとき、前記第５インバータ回路 の出力がモジュラス５出力であることを特徴とする請求項６記載のプリスケーラ 回路。
9. ９．前記フィード・フォーワード回路が手段が：前記第５インバータ回路の第１ のＮチャンネル電界効果トランジスタのソースに結合されたドレイン，前記第２ インバータ回路の出力に結合されたゲートおよびソースを有する第３のＮチャン ネル電界効果トランジスタ；および前記第３のＮチャンネル電界効果トランジス タのソースに結合されたドレイン，前記制御信号を受け取るために結合されたゲ ートおよび前記第２電源電圧源を受け取るために結合されたソースを有する第４ のＮチャンネル電界効果トランジスタ； から成ることを特徴とする請求項６記載のプリスケーラ回路。
10. １０．前記フィード・フォーワード回路手段がさらに：前記第４インバータ回路 の第１のＰチャンネル電界効果トランジスタのソースに結合されたソース，前記 制御信号を受け取るために結合されたゲートおよびドレインを有する第３のＰチ ャンネル電界効果トランジスタ；前記第３のＰチャンネル電界効果トランジスタ のドレインに結合されたソース，前記第３インバータ回路の出力に結合されたゲ ートおよび前記第４インバータ回路の出力に結合されたドレインを有する第４の Ｐチャンネル電界効果トランジスタ； 前記第５インバータ回路の出力に結合されたドレイン，前記第４インバータ回路 の出力に結合されたゲートおよびソースを有する第５のＮチャンネル電界効果ト ランジスタ；および 前記第５のＮチャンネル電界効果トランジスタのソースに結合されたドレイン， 前記制御信号を受け取るために結合されたゲートおよび前記第２電源電圧源を受 け取るため結合されたソース； から成ることを特徴とする請求項９記載のプリスケーラ回路。
11. １１．高速プリスケーラ回路であって：それぞれ第１および第２入力と１つの出 力とを有する奇数個のカスケード接続インバータ回路群であって、該第１入力が 入力信号を受け取るところのカスケード接続インバータ回路群； 前記入力信号を受け取る第１入力，前記カスケード接続インバータ回路群の最後 の回路の出力に結合された第２入力および出力を有する中間インバータ回路；第 １，第２および第３入力と１つの出力とを有する出力インバータ回路であって、 該第１入力が前記入力信号を受け取１り、該第２入力が前記中間インバータ回路 の出力に結合され、該出力が前記カスケード接続インバータ回路群の最初の回路 の前記第２入力に結合され、前記プリスケーラ回路の出力を形成するところの出 力インバータ回路；およびモジュラス制御信号を受け取るために結合された第１ 入力および前記カスケード接続インバータ回路群の２番目の回路の出力に結合さ れた第２入力と、前記出力インバータ回路に結合され、前記モジュラス制御信号 の状態の応答して、前記出力インバータ回路の出力に現われる出力信号のモジュ ラスを変える出力とを有するフィード・フォーワード回路手段； によって構成されることを特徴とする高速ブリスケーラ回路。
12. １２．前記カスケード接続インバータ回路群が３つのカスケード接続インバータ 回路から成り、かつ前記制御信号が第１状態のとき、前記出力インバータ回路の 出力に現われる出力がモジュラス４出力であり、また前記制御信号が第２状態の とき、モジュラス５出力信号であることを特徴とする請求項１１記載のプリスケ ーラ回路。