JPS6126854B2 - - Google Patents
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- Publication number
- JPS6126854B2 JPS6126854B2 JP55100854A JP10085480A JPS6126854B2 JP S6126854 B2 JPS6126854 B2 JP S6126854B2 JP 55100854 A JP55100854 A JP 55100854A JP 10085480 A JP10085480 A JP 10085480A JP S6126854 B2 JPS6126854 B2 JP S6126854B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- frequency divider
- order
- digital signal
- selectors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明はインターリーブ回路に関し、特にデイ
ジタル信号の時間順序を入れ替えて順序を戻すイ
ンターリーブの改良に関する。
ジタル信号の時間順序を入れ替えて順序を戻すイ
ンターリーブの改良に関する。
デイジタル通信においては、インターリーブ回
路により、送信機でデイジタル信号の時間順序を
入れ替えて、受信機で順序を戻して、伝送路のバ
ースト誤りをランダム誤りとして扱うことができ
る。
路により、送信機でデイジタル信号の時間順序を
入れ替えて、受信機で順序を戻して、伝送路のバ
ースト誤りをランダム誤りとして扱うことができ
る。
従来、この種のインターリーブ回路は、第１図
に示すようにＤタイプのフリツプフロツプ２０ａ
〜２０ｉで構成されているフリツプフロツプ群２
０が２―１タイプのセレクタ３０ａ〜３０ｈで構
成されているセレクタ群３０に接続し、このセレ
クタ群３０はＤタイプのフリツプフロツプ４０ａ
〜４０ｉで構成されているフリツプフロツプ群４
０に接続している。また前記フリツプフロツプ群
２０は、前記シフトレジスタ４０及び1/9に分周
する分周器５０に接続し、１１は入力端子、１２
はデイジタル信号に同期したクロツク信号の入力
端子、１３は出力端子、２００〜２０８は信号
線、４００〜４０８は信号線、５００は信号線を
示す。
に示すようにＤタイプのフリツプフロツプ２０ａ
〜２０ｉで構成されているフリツプフロツプ群２
０が２―１タイプのセレクタ３０ａ〜３０ｈで構
成されているセレクタ群３０に接続し、このセレ
クタ群３０はＤタイプのフリツプフロツプ４０ａ
〜４０ｉで構成されているフリツプフロツプ群４
０に接続している。また前記フリツプフロツプ群
２０は、前記シフトレジスタ４０及び1/9に分周
する分周器５０に接続し、１１は入力端子、１２
はデイジタル信号に同期したクロツク信号の入力
端子、１３は出力端子、２００〜２０８は信号
線、４００〜４０８は信号線、５００は信号線を
示す。
第２図は第１図に示したインターリーブ回路の
動作波形を示し、第２図の左側の数字は第１図の
インターリーブ回路の数字に対応している。この
ような第２図の動作波形図中の数字１〜９、数字
１′〜９′はデイジタル信号の順序を示すために便
宜上付けたものである。また第２図中４００〜４
０８の波形図中で数字が付けられていないもの
は、意味をもたないため省略してある。
動作波形を示し、第２図の左側の数字は第１図の
インターリーブ回路の数字に対応している。この
ような第２図の動作波形図中の数字１〜９、数字
１′〜９′はデイジタル信号の順序を示すために便
宜上付けたものである。また第２図中４００〜４
０８の波形図中で数字が付けられていないもの
は、意味をもたないため省略してある。
このような従来の９デイジツトのインターリー
ブ回路によれば、入力端子１１に入力されたデイ
ジタル信号の時間順序を 時系列１…１，２，３，４，５，６，７，８，
９ で表わした場には、出力端子１３にたとえば 時系列２…１，４，７，２，５，８，３，６，
９ の順序に変換したデイジタル信号を得る。このと
き、時系列２に同じ順序交換を行えば、時系列１
が得られる。このような順序交換を実現するため
に従来のインターリーブ回路においては、第１図
に示すようにフリツプフロツプ２０ａ〜２０ｉで
構成されているフリツプフロツプ群２０に、入力
デイジタル信号が記憶される。このフリツプフロ
ツプ群２０に９デイジツトの入力デイジタル信号
が記憶されたときに、分周器５０の出力によつて
セレクタ群３０を制御してフリツプフリツプ２０
ａ〜２０ｉの内容をフリツプフロツプ４０ａ〜４
０ｉから構成されているフリツプフロツプ群４０
の出力端子１３にデイジタル信号を送出する。こ
のとき、フリツプフロツプ群２０のフリツプフロ
ツプ２０ａ〜２０ｉとシフトレジスタ４０のフリ
ツプフロツプ４０ａ、セレクタ群３０のセレクタ
３０ａ〜３０ｈとの接続を順序変換則に従つて行
なえばよい。
ブ回路によれば、入力端子１１に入力されたデイ
ジタル信号の時間順序を 時系列１…１，２，３，４，５，６，７，８，
９ で表わした場には、出力端子１３にたとえば 時系列２…１，４，７，２，５，８，３，６，
９ の順序に変換したデイジタル信号を得る。このと
き、時系列２に同じ順序交換を行えば、時系列１
が得られる。このような順序交換を実現するため
に従来のインターリーブ回路においては、第１図
に示すようにフリツプフロツプ２０ａ〜２０ｉで
構成されているフリツプフロツプ群２０に、入力
デイジタル信号が記憶される。このフリツプフロ
ツプ群２０に９デイジツトの入力デイジタル信号
が記憶されたときに、分周器５０の出力によつて
セレクタ群３０を制御してフリツプフリツプ２０
ａ〜２０ｉの内容をフリツプフロツプ４０ａ〜４
０ｉから構成されているフリツプフロツプ群４０
の出力端子１３にデイジタル信号を送出する。こ
のとき、フリツプフロツプ群２０のフリツプフロ
ツプ２０ａ〜２０ｉとシフトレジスタ４０のフリ
ツプフロツプ４０ａ、セレクタ群３０のセレクタ
３０ａ〜３０ｈとの接続を順序変換則に従つて行
なえばよい。
このような従来のインタリーブ回路によれば、
Ｎデイジツトのインターリーブ回路を実現するた
めには、2Nデイジツトのメモリ（フリツプフロ
ツプ）を必要としたので、一般的に大きな回路規
模となる欠点があつた。
Ｎデイジツトのインターリーブ回路を実現するた
めには、2Nデイジツトのメモリ（フリツプフロ
ツプ）を必要としたので、一般的に大きな回路規
模となる欠点があつた。
本発明の目的は、上記従来の欠点を除去するた
めにメモリを半分にしたインターリーブ回路を提
供することにある。
めにメモリを半分にしたインターリーブ回路を提
供することにある。
本発明は、Ｎ個のフリツプフロツプとＮ―１個
のセレクタによつて２通りの接続形態が選択でき
るシフトレジスタと、入力デイジタル信号に同期
した入力クロツクを分周する第１の分周器と、こ
の第１の分周器に接続されていてＮデイジツト毎
に前記シフトレジスタの接続を切替えてＮデイジ
ツトの範囲でデイジタル信号の時間位置を入れ替
えるように前記セレクタを制御する第２の分周器
とを備えていることを特徴とするインターリーブ
回路を提供することにある。
のセレクタによつて２通りの接続形態が選択でき
るシフトレジスタと、入力デイジタル信号に同期
した入力クロツクを分周する第１の分周器と、こ
の第１の分周器に接続されていてＮデイジツト毎
に前記シフトレジスタの接続を切替えてＮデイジ
ツトの範囲でデイジタル信号の時間位置を入れ替
えるように前記セレクタを制御する第２の分周器
とを備えていることを特徴とするインターリーブ
回路を提供することにある。
次に本発明の実施例について図面を参照して説
明する。
明する。
第３図は回路図を示し、第３図において、２―
１型で入力端子Ａ，Ｂ出力端子Ｘ及び制御端子
SELを有するセレクタ６０ａ〜６０ｈから構成さ
れているセレクタ群６０は、フリツプフロツプ７
０ａ〜７０ｉを有するフリツプフロツプ群７０に
接続している。また、デイジタル信号の入力端子
５１は、シフトレジスタ群７０及びインバータ８
０に接続し、このインバータ８０は1/9に分周す
る分周器９０及び1/2に分周器100を介してセレク
タ群６０に接続し、５２はデイジタル信号に同期
したクロツク信号の入力端子、５３はデイジタル
信号の出力端子、７００〜７０８は信号線を示
す。
１型で入力端子Ａ，Ｂ出力端子Ｘ及び制御端子
SELを有するセレクタ６０ａ〜６０ｈから構成さ
れているセレクタ群６０は、フリツプフロツプ７
０ａ〜７０ｉを有するフリツプフロツプ群７０に
接続している。また、デイジタル信号の入力端子
５１は、シフトレジスタ群７０及びインバータ８
０に接続し、このインバータ８０は1/9に分周す
る分周器９０及び1/2に分周器100を介してセレク
タ群６０に接続し、５２はデイジタル信号に同期
したクロツク信号の入力端子、５３はデイジタル
信号の出力端子、７００〜７０８は信号線を示
す。
第４図は第３図に示したインターリーブ回路の
動作波形を示し、第４図の左側の数字は第３図の
インターリーブ回路の数字に対応している。この
ような第４図の動作波形図中の数字１〜９、数字
１′〜９′はデイジタル信号の順序を示すために、
また矢印は、デイジタル信号のシフトの様子を示
すために便宜上付けたものである。
動作波形を示し、第４図の左側の数字は第３図の
インターリーブ回路の数字に対応している。この
ような第４図の動作波形図中の数字１〜９、数字
１′〜９′はデイジタル信号の順序を示すために、
また矢印は、デイジタル信号のシフトの様子を示
すために便宜上付けたものである。
上記構成の本発明に係るインターリーブ回路に
おいて、一般的にはフリツプフロツプはＮ個、セ
レクタはＮ―１個から構成されたセレクタ群６０
のセレクタ６０ａ〜６０ｈの制御端子SELに論理
レベル０を加えたときには、セレクタ６０ａ〜６
０ｈの入力端子Ａ側の信号を出力端子Ｘに出力
し、制御端子SELに論理レベル１を加えたときに
は、セレクタ６０ａ〜６０ｈの入力端子Ｂ側の信
号を出力端子Ｘに出力する。
おいて、一般的にはフリツプフロツプはＮ個、セ
レクタはＮ―１個から構成されたセレクタ群６０
のセレクタ６０ａ〜６０ｈの制御端子SELに論理
レベル０を加えたときには、セレクタ６０ａ〜６
０ｈの入力端子Ａ側の信号を出力端子Ｘに出力
し、制御端子SELに論理レベル１を加えたときに
は、セレクタ６０ａ〜６０ｈの入力端子Ｂ側の信
号を出力端子Ｘに出力する。
分周器１００の出力信号線１０００が論理レベ
ル０のときは、セレクト６０ａ〜６０ｈの入力端
子Ａ側が選択され、フリツプフロツプ７０ａ〜７
０ｉは７０ａ―７０ｂ―７０ｃ―７０ｄ―７０ｅ
―７０ｆ―７０ｇ―７０ｈ―７０ｉの順番で接続
されたシフトレジスタを構成し、このようなシフ
トレジスタ７０の構成もモードＡと称する。また
分周器１００の出力信号線１０００が論理レベル
１のときは、セレクタ６０ａ〜６０ｈの入力端子
Ｂ側が選択され、フリツプフロツプ７０ａ〜７０
ｉは７０ａ―７０ｄ―７０ｇ―７０ｂ―７０ｅ―
７０ｈ―７０ｃ―７０ｆ―７０ｉの順番で接続さ
れたシフトレジスタを構成し、このようなシフト
レジスタの構成をモードＢと称する。前記モード
Ａのとき書込まれた時系列（１，２，３，４，
５，６，７，８，９）を前記モードＢで読み出す
と、時系列（１，４，７，２，５，８，３，６，
９）に変換され、また前記モードＢで書込まれた
時系列（１，２，３，４，５，６，７，８，９）
をモードＡで読み出すと、時系列（１，４，７，
２，５，８，３，６，９）に変換される。逆にモ
ードＡで書込まれた時系列（１，４，７，２，
５，８，３，６，９）をモードＢで読み出すと、
時系列（１，２，３，４，５，６，７，８，９）
に変換され、またモードＢで書込まれた時系列
（１，４，７，２，５，８，３，６，９）をモー
ドＡで読み出すと、時系列（１，２，３，４，
５，６，７，８，９）に変換される。
ル０のときは、セレクト６０ａ〜６０ｈの入力端
子Ａ側が選択され、フリツプフロツプ７０ａ〜７
０ｉは７０ａ―７０ｂ―７０ｃ―７０ｄ―７０ｅ
―７０ｆ―７０ｇ―７０ｈ―７０ｉの順番で接続
されたシフトレジスタを構成し、このようなシフ
トレジスタ７０の構成もモードＡと称する。また
分周器１００の出力信号線１０００が論理レベル
１のときは、セレクタ６０ａ〜６０ｈの入力端子
Ｂ側が選択され、フリツプフロツプ７０ａ〜７０
ｉは７０ａ―７０ｄ―７０ｇ―７０ｂ―７０ｅ―
７０ｈ―７０ｃ―７０ｆ―７０ｉの順番で接続さ
れたシフトレジスタを構成し、このようなシフト
レジスタの構成をモードＢと称する。前記モード
Ａのとき書込まれた時系列（１，２，３，４，
５，６，７，８，９）を前記モードＢで読み出す
と、時系列（１，４，７，２，５，８，３，６，
９）に変換され、また前記モードＢで書込まれた
時系列（１，２，３，４，５，６，７，８，９）
をモードＡで読み出すと、時系列（１，４，７，
２，５，８，３，６，９）に変換される。逆にモ
ードＡで書込まれた時系列（１，４，７，２，
５，８，３，６，９）をモードＢで読み出すと、
時系列（１，２，３，４，５，６，７，８，９）
に変換され、またモードＢで書込まれた時系列
（１，４，７，２，５，８，３，６，９）をモー
ドＡで読み出すと、時系列（１，２，３，４，
５，６，７，８，９）に変換される。
なお、本発明は上記実施例に限定されるもので
はなく種々の応用例及び変形例があり、たとえば
上記実施例においては個別機能の論理回路を示し
たが、他の実施例としてパラレルロードのシフト
レジスタを用いてもよく、この場合さらに構成が
簡単になる。
はなく種々の応用例及び変形例があり、たとえば
上記実施例においては個別機能の論理回路を示し
たが、他の実施例としてパラレルロードのシフト
レジスタを用いてもよく、この場合さらに構成が
簡単になる。
本発明は以上説明したように従来の回路に比較
してメモリが半分になつているので、回路規模が
小さくなり構造が簡単になるとともに、消費電力
が減少し経剤的効果が向上する等の効果を有す
る。
してメモリが半分になつているので、回路規模が
小さくなり構造が簡単になるとともに、消費電力
が減少し経剤的効果が向上する等の効果を有す
る。
第１図は従来のインターリーブ回路の回路図、
第２図は第１図に示した回路の動作波形図、第３
図及び第４図は本発明に係るインターリーブ回路
の一実施例を示し、第３図は回路図、第４図は第
３図に示した回路の動作波形図である。 ５２…入力端子、５３…出力端子、６０…セレ
クタ群、６０ａ〜６０ｈ…セレクタ、７０…フリ
ツプフロツプ群、７０ａ〜７０ｉ…フリツプフロ
ツプ、８０…インバータ、９０，１００…分周
器。
第２図は第１図に示した回路の動作波形図、第３
図及び第４図は本発明に係るインターリーブ回路
の一実施例を示し、第３図は回路図、第４図は第
３図に示した回路の動作波形図である。 ５２…入力端子、５３…出力端子、６０…セレ
クタ群、６０ａ〜６０ｈ…セレクタ、７０…フリ
ツプフロツプ群、７０ａ〜７０ｉ…フリツプフロ
ツプ、８０…インバータ、９０，１００…分周
器。
Claims (1)
- １ Ｎ個のフリツプフロツプとＮ―１個のセレク
タによつて２通りの接続形態が選択できるシフト
レジスタと、入力デイジタル信号に同期した入力
クロツクを分周する第１の分周器と、この第１の
分周器に接続されていてＮデイジツト毎に前記シ
フトレジスタの接続を切替えてＮデイジツトの範
囲でデイジタル信号の時間位置を入れ替えるよう
に前記セレクタを制御する第２の分周器とを備え
ていることを特徴とするインターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085480A JPS5725744A (en) | 1980-07-23 | 1980-07-23 | Interleaving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085480A JPS5725744A (en) | 1980-07-23 | 1980-07-23 | Interleaving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5725744A JPS5725744A (en) | 1982-02-10 |
| JPS6126854B2 true JPS6126854B2 (ja) | 1986-06-23 |
Family
ID=14284890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10085480A Granted JPS5725744A (en) | 1980-07-23 | 1980-07-23 | Interleaving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5725744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0161350U (ja) * | 1987-10-12 | 1989-04-19 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917360U (ja) * | 1982-07-24 | 1984-02-02 | 日本精工株式会社 | ボ−ルねじ |
-
1980
- 1980-07-23 JP JP10085480A patent/JPS5725744A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0161350U (ja) * | 1987-10-12 | 1989-04-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5725744A (en) | 1982-02-10 |
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