JPH03222536A - ディジタル信号選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号選択回路に関する。

より詳細には、時分割多重通信等の場合に、信号の選択
を行なう信号選択回路に関する。

従来の技術 第４図に、従来の典型的なディジタル信号選択回路のブ
ロック図を示す。第４図のディジタル信号選択回路は、
４ビット周期のデータ信号から任意の信号列を選択する
回路である。処理されるデータ信号は、１；４のディジ
タル信号選択回路（ＤＥＭＵＸ）　４１のデータ信号入
力端子りに入力され、直列に結合された同一のディジタ
ル信号選択回路４２〜４４へ順次出力される。また、こ
のデータ信号に伴うクロック信号は、ディジタル信号選
択回路４１〜４４のクロック信号入力端子Ｃに並列に入
力される。ディジタル信号選択回路４１〜４４それぞれ
からはパラレルに４ビット信号が出力されて、１６：ｌ
のディジタル信号選択回路４０に人力され、選択信号Ｓ
。−８３に対応する信号列が出力される。

発明が解決しようとする課題 第５図に、第４図の回路に使用されている１：４のディ
ジタル信号選択回路４１〜４４のブロック図を、第６図
に１６；ｌのディジタル信号選択回路４０のブロック図
を示す。第５図および第６図かられかるように、従来の
回路は、多数の論理回路により構成されている。この論
理回路はいずれも高速動作を要求されるために高価であ
り、消費電力も大きかった。

従って、本発明の目的は、上記従来技術の問題点を解決
し、少数の論理回路により構成された低価格で消費電力
も小さいディジタル信号選択回路を提供することにある
。

課題を解決するた必の手段 本発明に従うと、クロックパルスに伴う２Ｎビット周期
のシリアル信号の信号列から、実質的にＮビットの選択
信号に対応した任意の１種類の信号列を選択して出力す
るディジクル信号選択回路において、直列に結合され、
それぞれ前記選択信号の対応するビットに対応したデー
タおよびクロックパルスを出力するＮ個の１ビア）信号
選択回路を具備し、前記各１ビツト信号選択回路が、偶
数列および奇数列のクロックパルスにそれぞれ対応する
前記シリアル信号のデータを保持する第１および第２の
保持手段と、前記選択信号に対応する前記保持されたデ
ータおよびクロックパルスを選択する選択手段とを具備
することを特徴とするディジクル信号選択回路が提供さ
れる。

作用 本発明のディジタル信号選択回路は、処理する信号のビ
ット数と等しい数の直列に結合された１ビツト信号選択
回路から構成されている。各１ビツト信号選択回路は、
選択信号により入力されたシリアル信号のそれぞれ偶数
列および奇数列のクロックパルスに対応するデータを、
対応するクロックパルスとともに出力する。

各１ビツト信号選択回路は、偶数列および奇数列のクロ
ックパルスに対応するデータを保持する保持手段と、デ
ータおよびクロックパルスの選択手段とを具備するだけ
である。従って、従来の回路と比較して必要な論理回路
の数が少なく、低コストとなり、消費電力も小さくなる
。

以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。

実施例 第１図に、本発明のディジタル信号選択回路の一例のブ
ロック図を示す。第１図のディジタル信号選択回路は、
４ビツトの信号選択回路であり、それぞれ等しい構成の
１ビツト選択回路１〜４を直列に４個接続して構成して
いる。各１ビツト選択回路は、データ信号入力端子Ｄ　
ｉ　ｈ、クロック信号入力端子ＣＬＫＩｈ、　リセット
信号入力端子Ｒ３Ｔ、選択信号入力端子Ｓｅ１、データ
信号出力端子り。Ｕ、およびクロック信号出力端子ＣＬ
Ｋｏｕｔを具備する。１ビツト選択回路１．２および３
それぞれのデータ信号出力端子り。ｕｔおよびクロック
信号出力端子ＣＬ　Ｋ、ｕ、は、それぞれ１ビツト選択
回路２．３および４それぞれのデータ信号入力端子Ｄ　
ｌ　ｎおよびクロック信号入力端子ＣＬＫ、、。

に接続されている。１ビツト選択回路１のデータ信号入
力端子Ｄｉｎおよびクロック信号入力端子ＣＬＫ、ｎに
は、外部から処理すべきデータ信号およびクロック信号
が人力され、１ビツト選択回路４のデータ信号出力端子
り。０．およびクロック信号出力端子ＣＬＫｏｕｔから
選択された信号列およびそれに対応するクロック信号が
外部に出力される。

各１ビツト選択回路のリセット信号入力端子Ｒ３Ｔは共
通に接続され、外部からリセット信号が人力される。ま
た、各１ビツト選択回路の選択信号入力端子Ｓｅｌには
、それぞれ選択信号の対応するビットのデータが入力さ
れる。

第２図に、上記本発明のディジタル信号選択回路の各１
ビツト選択回路のブロック図を示す。第２図の１ビツト
選択回路は、データ信号入力端子Ｄ１□から人力される
データ信号を入力とし、クロック信号入力端子ＣＬＫ、
ｈに入力されるクロック信号のそれぞれ奇数列のパルス
および偶数列のパルスに対応するデータ信号ＤＡおよび
ＤＢを出力するＤ型フリップフロップ１３および１４と
を具備する。Ｄ型フリップフロップ１３および１４には
、２分の１分周回路１１からそれぞれ１８０℃の位相差
を有するクロック信号入力端子ＣＬＫ、、に入力された
クロック信号の２倍の周期のクロック信号が人力される
。また、Ｄ型フリップフロップ１３および１４の出力す
る信号ＤＡおよびＤＢは２：１選択回路１５に出力され
、それぞれの信号に対応するクロック信号は２：１選択
回路１６に出力される。また、２：１選択回路１５およ
び１６には、Ｄ型フリップフロップ１２により、選択信
号入力端子Ｓｅｌから人力される選択信号も前記クロッ
ク信号に同期されて入力される。２：１選択回路１５は
、その選択信号によりデータ信号出力端子り。Ｕ、ヘデ
ータ信号ＤＡおよびＤＢのいずれかを出力し、２：１選
択回路１６は、クロック信号出力端子ＣＬ　Ｋａ、、へ
その信号に対応するクロック信号を出力する。

次に第３図のタイミングチャートを参照して、上記本発
明のディジタル信号選択回路の１ビツト選択回路の動作
を説明する。第３図において、時刻Ａまでは、選択信号
Ｓｅｌはロウレベルであり、出力データ信号り。Ｕ、と
しては、データ信号ＤＡが選択され、クロック信号出力
端子ＣＬＫｏｕｔへは、データ信号ＤＡに対応するクロ
ック信号ＣＬＫ　ｉ　ｎの２倍の周期のクロック信号が
出力される。

時刻Ａにおいて、選択信号Ｓｅｌがハイレベルになると
、出力データ信号り。Ｕ、はデータ信号ＤＢに変わり、
クロック信号出力端子ＣＬ　Ｋ、、、へは、データ信号
ＤＢに対応するクロック信号ＣＬＫｉｈの２倍の周期の
クロック信号、すなわち、データ信号ＤＡに対応するク
ロック信号と１８０℃の位相差を有するクロック信号が
出力される。

従って、この１ビツト選択回路を４個直列に結合した第
１図のディジタル信号選択回路では、４ビツト周期のシ
リアル信号の信号列から任意の信号列を選択することが
可能である。本実施例では、４ビツトのディジタル信号
選択回路について説明を行ったが、本発明のディジタル
信号選択回路は、１ビツト選択回路の数を増やすだけで
何ビットのディジタル信号にも対応することができる。

発明の詳細 な説明したように、本発明のディジタル信号選択回路は
、従来の回路よりも簡単な構成で同様の効果が得られる
。また、回路の高速動作部分も少ないため、高速通信な
どの分野において通信端末等に応用すると効果的である
。さらに、本発明のディジタル信号選択回路は、段数を
増やすことが容易であり、特に多段に構成された場合に
従来の回路との差がより明確になる。

ット選択回路のブロック図であり、 第３図は、第２図の回路の動作を示すタイミングチャー
トであり、 第４図は、従来の典型的なディジタル信号選択回路のブ
ロック図であり、 第５図および第６図は、第４図の回路に使用されている
ｌ：４のディジタル信号選択回路および１６：ｌのディ
ジタル信号選択回路のブロック図である。

（主な参照番号） １〜４・・・１ビツト選択回路、 １１・・・２分の１分周回路、 １２．１３．１４・・・Ｄ型フリップフロップ、１５．
１６・・・２：１選択回路

【図面の簡単な説明】

第１図は、本発明のディジタル信号選択回路の一例のブ
ロック図であり、

Claims (1)

【特許請求の範囲】
1. クロックパルスに伴う２＾Ｎビット周期のシリアル信号
   の信号列から、実質的にＮビットの選択信号に対応した
   任意の１種類の信号列を選択して出力するディジタル信
   号選択回路において、直列に結合され、それぞれ前記選
   択信号の対応するビットに対応したデータおよびクロッ
   クパルスを出力するＮ個の１ビット信号選択回路を具備
   し、前記各１ビット信号選択回路が、偶数列および奇数
   列のクロックパルスにそれぞれ対応する前記シリアル信
   号のデータを保持する第１および第２の保持手段と、前
   記選択信号に対応する前記保持されたデータおよびクロ
   ックパルスを選択する選択手段とを具備することを特徴
   とするディジタル信号選択回路。