JPS61269535A - シンドロ−ム計算装置 - Google Patents
シンドロ−ム計算装置Info
- Publication number
- JPS61269535A JPS61269535A JP11240085A JP11240085A JPS61269535A JP S61269535 A JPS61269535 A JP S61269535A JP 11240085 A JP11240085 A JP 11240085A JP 11240085 A JP11240085 A JP 11240085A JP S61269535 A JPS61269535 A JP S61269535A
- Authority
- JP
- Japan
- Prior art keywords
- register
- polynomial
- registers
- order
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 208000011580 syndromic disease Diseases 0.000 title claims abstract description 29
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 125000004122 cyclic group Chemical group 0.000 abstract description 7
- 238000007792 addition Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000007873 sieving Methods 0.000 description 3
- 239000003292 glue Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
Landscapes
- Physics & Mathematics (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はシンドローム針幹装置に関し、更に詳細にい
えば、誤り訂正符号としてＢ ＣＬｌ符号（Ｂｏｓｅ−
Ｃｈａｕｄｈｕｒｉ−ｌｌｏｃｑｕｅｎｇｈｅｍ Ｃｏ
ｄｅ）の一種であるリード、 ％／ ｌ］モン符号（Ｒ
ｅｅｄ−８ｏｌｏＩ！ｌｏｎ Ｃｏｄｅ）を用いて受信
データ、のランダム誤り等を訂正する場合において、受
信語からシンドロームを求めるシンドローム計算装置に
関する。
えば、誤り訂正符号としてＢ ＣＬｌ符号（Ｂｏｓｅ−
Ｃｈａｕｄｈｕｒｉ−ｌｌｏｃｑｕｅｎｇｈｅｍ Ｃｏ
ｄｅ）の一種であるリード、 ％／ ｌ］モン符号（Ｒ
ｅｅｄ−８ｏｌｏＩ！ｌｏｎ Ｃｏｄｅ）を用いて受信
データ、のランダム誤り等を訂正する場合において、受
信語からシンドロームを求めるシンドローム計算装置に
関する。
〈従来の技術、おにび発明が解決しようとりる問題点〉
高信頼性のディジタルデータ伝送においては、受信デー
タから誤りパターンを検出し、ｒｉｒＩＴするために、
データを符号化して伝送する。この場合において誤り訂
正符号としては、ランダム誤り等に対して最も訂正能力
が高いＢ Ｃ１−１符号を使用することが最す好ましく
、このＢ Ｃｌ−１符号の一極どしてのリードソロモン
符号がよく使用されている。
タから誤りパターンを検出し、ｒｉｒＩＴするために、
データを符号化して伝送する。この場合において誤り訂
正符号としては、ランダム誤り等に対して最も訂正能力
が高いＢ Ｃ１−１符号を使用することが最す好ましく
、このＢ Ｃｌ−１符号の一極どしてのリードソロモン
符号がよく使用されている。
特に近年開発された光デイスク装置においては、従来か
ら汎用されでいる磁気ディスク装置と比較して、光ディ
スク自゛体の表面の荒さ、リーボの乱れ等が原因となっ
て、エラー発生率が高いので、光デイスク再生装置とし
ては、光ディスクからの読取データの誤りを検出し、訂
正するための復号化装置を組み込むことが必須とされて
いる。
ら汎用されでいる磁気ディスク装置と比較して、光ディ
スク自゛体の表面の荒さ、リーボの乱れ等が原因となっ
て、エラー発生率が高いので、光デイスク再生装置とし
ては、光ディスクからの読取データの誤りを検出し、訂
正するための復号化装置を組み込むことが必須とされて
いる。
ここで、復号化について簡単に説明すると、■受信語か
らシンドロームを求め、 ■シンドロームから誤り１］リケ一タ多項式σ（Ｘ）を
計算し、 ■σ（Ｘ）の根の逆元（誤り位置数）を求め、■誤り位
置数から誤りの位置を求め、訂ＩＦりるという手順で行
なわれる。
らシンドロームを求め、 ■シンドロームから誤り１］リケ一タ多項式σ（Ｘ）を
計算し、 ■σ（Ｘ）の根の逆元（誤り位置数）を求め、■誤り位
置数から誤りの位置を求め、訂ＩＦりるという手順で行
なわれる。
ところで、リード・ソロモン符号はガロア体ＧＦ（ｑ）
の上で構成されるが、ディジタル回路を想定するとｑ＝
２とすればよい。ガロア体ＧＦ（２）の原始元をαとす
れば、α２ｍ−１＝ １であす、またｍビットを１シン
ボルとすればｔシンボル誤り訂正の生成多項式は、 ｏ（ｘ）＝（ｘ＋α）（ｘ＋α ）・ （ｘ＋α”１）
で与えられ、この生成多項式０（×）から得られる、シ
フト１］−ムＳｉは符号多項式ｆ、（ｘ ）を（Ｘ＋α
ｉ＋１）で除篩した場合の余りとなる。
の上で構成されるが、ディジタル回路を想定するとｑ＝
２とすればよい。ガロア体ＧＦ（２）の原始元をαとす
れば、α２ｍ−１＝ １であす、またｍビットを１シン
ボルとすればｔシンボル誤り訂正の生成多項式は、 ｏ（ｘ）＝（ｘ＋α）（ｘ＋α ）・ （ｘ＋α”１）
で与えられ、この生成多項式０（×）から得られる、シ
フト１］−ムＳｉは符号多項式ｆ、（ｘ ）を（Ｘ＋α
ｉ＋１）で除篩した場合の余りとなる。
例えば、ガロア体ＧＦ（２”）の上での２シンボル誤り
訂正リードソロモン符号において、生成多項式０（×）
は、 ｏ（ｘ）＝（ｘ＋α）（ｘ＋α２）（×＋α３）（Ｘ＋
α４） で与えられるので、符号多項式をｆ（ｘ）と覆れば、各
シンドロームは、 Ｓ３がｆ（ｘ）／（Ｘ＋α ）の余り、として得られる
ことになる。
訂正リードソロモン符号において、生成多項式０（×）
は、 ｏ（ｘ）＝（ｘ＋α）（ｘ＋α２）（×＋α３）（Ｘ＋
α４） で与えられるので、符号多項式をｆ（ｘ）と覆れば、各
シンドロームは、 Ｓ３がｆ（ｘ）／（Ｘ＋α ）の余り、として得られる
ことになる。
したがって、上記の式により得られた各シンドロームｓ
、ｓ 、ｓ、、、ｓ３に基いて誤りロケ一ジョン
多項式を得、誤りロケーション多項式の根の逆元を求め
ることにより、誤り位置、おＪ：び大きざを求めて訂正
することができるのである。
、ｓ 、ｓ、、、ｓ３に基いて誤りロケ一ジョン
多項式を得、誤りロケーション多項式の根の逆元を求め
ることにより、誤り位置、おＪ：び大きざを求めて訂正
することができるのである。
−１−記一連のｈ１算のうら、各シンドロームＳ。。
Ｓｌ、Ｓ２．Ｓ３の４綽は意外と面倒であり、この計算
を高速で行なうために、従来は、例えばＲＯＭのテーブ
ル等を用いていた。
を高速で行なうために、従来は、例えばＲＯＭのテーブ
ル等を用いていた。
この発明は、ＲＯＭのテーブル等を使用することなく、
レジスタ等のハードウェアを用い【簡単に、しかも高速
にシンドロームのｉｔ 篩を行なうことができるシフト
［１−ム計算装置を提供する（−とを目的としている。
レジスタ等のハードウェアを用い【簡単に、しかも高速
にシンドロームのｉｔ 篩を行なうことができるシフト
［１−ム計算装置を提供する（−とを目的としている。
〈問題点を解決するための手段〉
上記の目的を達成するための、この発明のシンドローム
４算装置は、符号多項式のデータを高次項側から順に２
項分入力する符号多項式用のレジスタと、生成多項式の
データを高次項側から順に２項分入力する生成多項式用
のレジスタとを有し、上記生成多項式用のレジスタを巡
回レジスタで構成するとともに、高次項側の両レジスタ
の内容が一致したことを検出する一致検出回路を有し、
さらに一致検出回路により上記両レジスタの内容が一致
したことを検出した時点で万に対応する符号多項式用の
レジスタの内容と生成多項式用のレジスタの内容とを加
算する加算回路を有するとともに、符号多項式用の低次
項側のレジスタの内容を高次項側にシフトさせる９７１
〜回路を有し、符号多項式用の低次項側のレジスタが、
加算結果に基く内容をシンドロームＨ算結果として出力
するものである。
４算装置は、符号多項式のデータを高次項側から順に２
項分入力する符号多項式用のレジスタと、生成多項式の
データを高次項側から順に２項分入力する生成多項式用
のレジスタとを有し、上記生成多項式用のレジスタを巡
回レジスタで構成するとともに、高次項側の両レジスタ
の内容が一致したことを検出する一致検出回路を有し、
さらに一致検出回路により上記両レジスタの内容が一致
したことを検出した時点で万に対応する符号多項式用の
レジスタの内容と生成多項式用のレジスタの内容とを加
算する加算回路を有するとともに、符号多項式用の低次
項側のレジスタの内容を高次項側にシフトさせる９７１
〜回路を有し、符号多項式用の低次項側のレジスタが、
加算結果に基く内容をシンドロームＨ算結果として出力
するものである。
〈作用〉
上記の構成のシンドロームＫＩ算装置であれば、符号多
項式用のレジスタの高次項側に入力されたデータと等し
くなるまで生成多項式用のレジスタの高次項側、および
低次項側のデータを巡回させ、内高次項側のデータが等
しくなったことを一致検出回路で検出した時点で高次項
側および低次項側の各レジスタの内容を加算し、符号多
項式用のレジスタの低次項の内容を高次項にシフトさ「
るとともに、低次項側のレジスタに符号多項式の次の項
のデータを入力し、生成多項式用のレジスタに再び生成
多項式のデータを高次項側から順に人力して、生成多項
式用のレジスタの高次項側、および低次項側のデータを
巡回させ、以下、符号多項式の最も低次項側のデータが
符号多項式用のレジスタに入力されるまで上記の処理を
反復して、符号多項式の生成多項式による除篩を行ない
、除棹が完Ｙした時点で符号多項式用のレジスタの低次
項側の内容を取出Ｊ−ことにより、シフト［ｌ−ム４綽
を完了することになる。
項式用のレジスタの高次項側に入力されたデータと等し
くなるまで生成多項式用のレジスタの高次項側、および
低次項側のデータを巡回させ、内高次項側のデータが等
しくなったことを一致検出回路で検出した時点で高次項
側および低次項側の各レジスタの内容を加算し、符号多
項式用のレジスタの低次項の内容を高次項にシフトさ「
るとともに、低次項側のレジスタに符号多項式の次の項
のデータを入力し、生成多項式用のレジスタに再び生成
多項式のデータを高次項側から順に人力して、生成多項
式用のレジスタの高次項側、および低次項側のデータを
巡回させ、以下、符号多項式の最も低次項側のデータが
符号多項式用のレジスタに入力されるまで上記の処理を
反復して、符号多項式の生成多項式による除篩を行ない
、除棹が完Ｙした時点で符号多項式用のレジスタの低次
項側の内容を取出Ｊ−ことにより、シフト［ｌ−ム４綽
を完了することになる。
即ら、従来は、このようなシンドロームの計算を、ＲＯ
Ｍのテーブル等を用いて行なっていたのであるが、符号
多項式のデータを高次項側から順に入力するレジスタと
、生成多項式のデータを高次項側から順に入力するレジ
スタと、両レジスタの高次項同士の内容が一致したこと
を検出する一致検出回路と、−数構出時に両レジスタの
内容を加締する加算回路というハードウェアのみにより
シンドロームの４締を行なうことができる。
Ｍのテーブル等を用いて行なっていたのであるが、符号
多項式のデータを高次項側から順に入力するレジスタと
、生成多項式のデータを高次項側から順に入力するレジ
スタと、両レジスタの高次項同士の内容が一致したこと
を検出する一致検出回路と、−数構出時に両レジスタの
内容を加締する加算回路というハードウェアのみにより
シンドロームの４締を行なうことができる。
〈実施例〉
以下、実施例を示す添付図面によって詳細に説明する。
第５図はこの発明によるシンドローム詮１算装置を用い
て復号化を行なうための処理を概略的に示すブロック図
であり、各シンドロームＳｏ、Ｓ１゜Ｓ２．Ｓ３を４算
する計算回路に、それぞれ、ガ「］ア体ＧＦ ＜２３）
の上での２シンボル誤り訂正リード・ソロモン符号にお
いて与えられる生成多項式の各要素（Ｘ十α）、（Ｘ＋
α２）、（Ｘ＋ “α３）、（Ｘ＋α４）を入力すると
ともに、上記全てのｈ１１算路に符号多項式ｆ（ｘ）の
データを入力することにより、各シンドロームＳ。、Ｓ
ｌ。
て復号化を行なうための処理を概略的に示すブロック図
であり、各シンドロームＳｏ、Ｓ１゜Ｓ２．Ｓ３を４算
する計算回路に、それぞれ、ガ「］ア体ＧＦ ＜２３）
の上での２シンボル誤り訂正リード・ソロモン符号にお
いて与えられる生成多項式の各要素（Ｘ十α）、（Ｘ＋
α２）、（Ｘ＋ “α３）、（Ｘ＋α４）を入力すると
ともに、上記全てのｈ１１算路に符号多項式ｆ（ｘ）の
データを入力することにより、各シンドロームＳ。、Ｓ
ｌ。
Ｓ２．Ｓ３を得、これらシンドロームＳ。、Ｓｌ。
Ｓ２．Ｓ３を復号化装置に入力することにより、誤り訂
正が施された符号系列を得ることができる。
正が施された符号系列を得ることができる。
尚、αはガロア体ＧＦ （２３）の原始光であり、３ビ
ツトで現わせば、 １＝００１ 、α−０１０、α２＝ｉｏｏ。
ツトで現わせば、 １＝００１ 、α−０１０、α２＝ｉｏｏ。
α −０１１，α ＝１１０．α５＝１１１゜α６＝
１０１ となる。
１０１ となる。
第１図はシンドローム計算装置を示づ電気回路図であり
、シンドロームＳ。、ｓｌ、ｓ２．ｓ３の何れかを計算
するものである。
、シンドロームＳ。、ｓｌ、ｓ２．ｓ３の何れかを計算
するものである。
シフト信号（第３図Ｃ参照）により開かれるＡＮＤゲー
ト（１）＋２１（３１に符号多項式の各項の３ビツトか
らなるデータを高次項側から順にビット毎に印加し、Ａ
ＮＤゲート（１１＋２１ （３］からの出力信号を、そ
れぞれＯＲゲートｆ４） （５１（６１を介してレジス
タ（力（８）（９）に印加している。
ト（１）＋２１（３１に符号多項式の各項の３ビツトか
らなるデータを高次項側から順にビット毎に印加し、Ａ
ＮＤゲート（１１＋２１ （３］からの出力信号を、そ
れぞれＯＲゲートｆ４） （５１（６１を介してレジス
タ（力（８）（９）に印加している。
′ イして、上記レジスタ（７） （８） （９
１からの出力信号を、それぞれ上記シフト信号によりＡ
ＮＤゲート（１１［２１（３）と同期して開かれるＡＮ
Ｄゲート（１０）（１１）（１２）、およびＯＲゲート
（１３）（１４）（１５）を介してレジスタ（１６）（
１７）（１８）に印加している。
１からの出力信号を、それぞれ上記シフト信号によりＡ
ＮＤゲート（１１［２１（３）と同期して開かれるＡＮ
Ｄゲート（１０）（１１）（１２）、およびＯＲゲート
（１３）（１４）（１５）を介してレジスタ（１６）（
１７）（１８）に印加している。
したがって、シフト信号がＡＮＩ）ゲートｆｉｌ ＋２
１ （３］（１０）（１１）（１２）に印加される毎に
、レジスタ（７１（８１（９）の内容がレジスタ（１６
）（１７０１８）にシフトされるとと・ｂに、符号多項
式の次の桁のデータがレジスタ（力（８１（９１に入力
されることになる。
１ （３］（１０）（１１）（１２）に印加される毎に
、レジスタ（７１（８１（９）の内容がレジスタ（１６
）（１７０１８）にシフトされるとと・ｂに、符号多項
式の次の桁のデータがレジスタ（力（８１（９１に入力
されることになる。
また、ロード信号（第３図Ｃ参照）により開か−〇 −
れるＡ Ｎ Ｄゲート（１９）（２０Ｈ２１）に生成多
項式の低次項の３ビツトからなるデータをビット毎に印
加し、ＡＮＤゲート（１９）（２０）（２１）からの出
力信号を、それぞれＯＲゲート（２２）（２３Ｈ２４）
を介してレジスタ（２５Ｎ２６Ｈ２７）に印加している
。
項式の低次項の３ビツトからなるデータをビット毎に印
加し、ＡＮＤゲート（１９）（２０）（２１）からの出
力信号を、それぞれＯＲゲート（２２）（２３Ｈ２４）
を介してレジスタ（２５Ｎ２６Ｈ２７）に印加している
。
そして、上記ロード信号によりＡＮＤゲート（１９）（
２０）（２１）と同期して開かれるＡＮＤゲー（２８）
（２９）（３０）に生成多項式の高次項の３ビツトから
なるデータをビット粕に印加し、ＡＮＤゲートからの出
力信号を、それぞれＯＲゲート（３１）（３２）（３３
）を介してレジスタ（３４）（３５）（３６）に印加し
ている。
２０）（２１）と同期して開かれるＡＮＤゲー（２８）
（２９）（３０）に生成多項式の高次項の３ビツトから
なるデータをビット粕に印加し、ＡＮＤゲートからの出
力信号を、それぞれＯＲゲート（３１）（３２）（３３
）を介してレジスタ（３４）（３５）（３６）に印加し
ている。
上記レジスタ（刀（８］ （９１の内容、およびレジス
タ（２５）（２６）（２７）の内容をＸＯＲゲート（３
７）（３８）（３９）に印加し、ＸＯＲゲート（３７）
（３８）（３９）からの出力信号を、加締信号（第３図
Ｃ参照）により開かれるＡ Ｎ ｌ）ゲート（４０）（
４１）（４２）、および上記ＯＲゲート（４） （５１
（６）を介して上記レジスタ（７１（８１（９）に印加
することにより、上記レジスタ（力（８） （９１の内
容、およびレジスタ（２５）（２６）（２７）の内容を
加算してレジスタ［７） （８１（９）に入力すること
ができる加算回路を構成している。
タ（２５）（２６）（２７）の内容をＸＯＲゲート（３
７）（３８）（３９）に印加し、ＸＯＲゲート（３７）
（３８）（３９）からの出力信号を、加締信号（第３図
Ｃ参照）により開かれるＡ Ｎ ｌ）ゲート（４０）（
４１）（４２）、および上記ＯＲゲート（４） （５１
（６）を介して上記レジスタ（７１（８１（９）に印加
することにより、上記レジスタ（力（８） （９１の内
容、およびレジスタ（２５）（２６）（２７）の内容を
加算してレジスタ［７） （８１（９）に入力すること
ができる加算回路を構成している。
上記レジスタ（１６）（１７）（１８）の内容、および
レジスタ（３４）［３５）（３６）の内容を×０１（ゲ
ー１− （４３０４４）（４！ｌ）に印加し、ＸＯＲゲ
ート（４３）（４４）（４５）からの出力信号を、上記
加締信号により、２１−記Ａ Ｎ ＋）ゲート（４０）
（４１）（４２）と同期して開かれるＡ Ｎ Ｄゲート
（４６）（４７）（４８）、および上記ＯＲゲート（１
３）（１４）（１５）を介して上記レジスタ（１６）（
１７０１８）に印加することにより、上記レジスタ（１
６）（１７） （１ｇ）の内容、およびレジスタ（３４
） （３５） （３６）の内容を加算してレジスタ（１
６） （１７）（１８）に入力することができる加篩回
路を構成している。
レジスタ（３４）［３５）（３６）の内容を×０１（ゲ
ー１− （４３０４４）（４！ｌ）に印加し、ＸＯＲゲ
ート（４３）（４４）（４５）からの出力信号を、上記
加締信号により、２１−記Ａ Ｎ ＋）ゲート（４０）
（４１）（４２）と同期して開かれるＡ Ｎ Ｄゲート
（４６）（４７）（４８）、および上記ＯＲゲート（１
３）（１４）（１５）を介して上記レジスタ（１６）（
１７０１８）に印加することにより、上記レジスタ（１
６）（１７） （１ｇ）の内容、およびレジスタ（３４
） （３５） （３６）の内容を加算してレジスタ（１
６） （１７）（１８）に入力することができる加篩回
路を構成している。
上記レジスタ（２６）の内容を、巡回信号（第３図り参
照）により開かれるＡＮＤゲート（５１）、および上記
ＯＲゲー１−（２４）を介してレジスタ（２７）に印加
し、上記レジスタ（２７）の内容を、上記巡回信号によ
り」−記ＡＮＤゲート（５１）と同期して開かれるＡＮ
Ｄゲー１〜（４９）、おＪ：び上記ＯＲゲート（２２）
を介してレジスタ（２５）に印加し、上記レジスタ（２
５）（２７）の内容をＸＯＲゲート（５２）に印加し、
ＸＯＲゲー１〜（５２）からの出力信号を、−１１記巡
回信号により上記ＡＮＤゲー１〜（４９）（５１）と同
期して開かれるＡＮＤゲート（５０）、および上記ＯＲ
ゲー１−（２３）を介してレジスタ（２６）に印加する
ことにより、巡回信号が印加される毎に、上記レジスタ
（２５Ｈ２６）（２１）の内容を順次隣のレジスタに移
す巡回レジスタを構成している。
照）により開かれるＡＮＤゲート（５１）、および上記
ＯＲゲー１−（２４）を介してレジスタ（２７）に印加
し、上記レジスタ（２７）の内容を、上記巡回信号によ
り」−記ＡＮＤゲート（５１）と同期して開かれるＡＮ
Ｄゲー１〜（４９）、おＪ：び上記ＯＲゲート（２２）
を介してレジスタ（２５）に印加し、上記レジスタ（２
５）（２７）の内容をＸＯＲゲート（５２）に印加し、
ＸＯＲゲー１〜（５２）からの出力信号を、−１１記巡
回信号により上記ＡＮＤゲー１〜（４９）（５１）と同
期して開かれるＡＮＤゲート（５０）、および上記ＯＲ
ゲー１−（２３）を介してレジスタ（２６）に印加する
ことにより、巡回信号が印加される毎に、上記レジスタ
（２５Ｈ２６）（２１）の内容を順次隣のレジスタに移
す巡回レジスタを構成している。
上記レジスタ（３４）（３５Ｈ３６）についても、上記
レジスタ（２５０２６）（２７）と同様に一ト記巡回信
号により開かれるＡＮＤゲート（５３）（５４）（５５
）、およびＸＯＲゲート（５６）を接続り−ることによ
り、」−記巡回信号が印加される毎にレジスタ（３４）
（３！１）（３６）の内容を順次隣のレジスタに移す巡
回レジスタを構成している。
レジスタ（２５０２６）（２７）と同様に一ト記巡回信
号により開かれるＡＮＤゲート（５３）（５４）（５５
）、およびＸＯＲゲート（５６）を接続り−ることによ
り、」−記巡回信号が印加される毎にレジスタ（３４）
（３！１）（３６）の内容を順次隣のレジスタに移す巡
回レジスタを構成している。
また、上記レジスタ（１６）（１７０１８）の内容、お
よびレジスタ（３４）（３５）（３６）の内容を一致検
出回路（５７）に印加し、一致検出回路（５７）からの
出力信号を制御回路（５８）に印加している。
よびレジスタ（３４）（３５）（３６）の内容を一致検
出回路（５７）に印加し、一致検出回路（５７）からの
出力信号を制御回路（５８）に印加している。
さらに上記レジスタ（７１（８） （９１の内容をシン
ドロームη１篩データとして出力し、第１図に示ず復号
化装昭に印加するようにしている。
ドロームη１篩データとして出力し、第１図に示ず復号
化装昭に印加するようにしている。
尚、第３図Ｆに示すりｎツク信号をレジスタ（７１（８
１（９１（１６） （１７） （１８）のり１］ツク入
力端子に印加しているとともに、第３図Ｆに示すクロッ
ク信号をレジスタ（２５）（２Ｂ） （２７） （３４
）（３５）（３６）のり【］ツク入力端子に印加してい
る。
１（９１（１６） （１７） （１８）のり１］ツク入
力端子に印加しているとともに、第３図Ｆに示すクロッ
ク信号をレジスタ（２５）（２Ｂ） （２７） （３４
）（３５）（３６）のり【］ツク入力端子に印加してい
る。
以上の構成のシンド自装置ム１詐装置の動作は第２図に
示す−とおりであり、ステップ■においてレジスタ（力
（８１＋９１、およびレジスタ（１６）（１７）（１８
）に符号多項式を高次項から順に２項分ピッ１〜毎に入
力し、ステップ■においてレジスタ（２５）（２６）（
２７）、およびレジスタ（３４） （３５） （３６）
に、生成多項式を高次項から順にビット毎に入力し、ス
テップ■において高次項側のレジスタ（１６Ｈ１７）（
１８０３４）（３５）（３６）の内容が一致したか否か
を判別し、一致していなｔＪれば、ステップ■において
レジスタ（２５）（２６）（２７）（３４）（３５）（
３６）の各項を１回巡回させて再びステップ■の判別を
行なう。
示す−とおりであり、ステップ■においてレジスタ（力
（８１＋９１、およびレジスタ（１６）（１７）（１８
）に符号多項式を高次項から順に２項分ピッ１〜毎に入
力し、ステップ■においてレジスタ（２５）（２６）（
２７）、およびレジスタ（３４） （３５） （３６）
に、生成多項式を高次項から順にビット毎に入力し、ス
テップ■において高次項側のレジスタ（１６Ｈ１７）（
１８０３４）（３５）（３６）の内容が一致したか否か
を判別し、一致していなｔＪれば、ステップ■において
レジスタ（２５）（２６）（２７）（３４）（３５）（
３６）の各項を１回巡回させて再びステップ■の判別を
行なう。
もし、両レジスタの内容が一致したと判別された場合に
は、ステップ■において下段のレジスタ（２５０２６）
（２７）（３４）（３５）（３６）の内容をそれぞれ上
段のレジスタ（刀（８Ｈ９１（１６Ｈ１７）（１８）の
内容に加算し、ステップ■において符号多項式の全ての
項について目算したか否かを判別し、翳１算していない
項があると判別された場合には、ステップ■において上
段のレジスタ（７１（８） （９）の内容をレジスタ（
１６）（１７）（１８）にシフトし、ステップ■におい
て符号多項式の次の項をビット毎にレジスタ［７１（８
１（９）に入力し、ステップ■において上段のレジスタ
（２５０２６）（２７）、およびレジスタ（３４）（３
５）（３６）に、生成多項式を高次項から順にビット毎
に入力し、その後、ステップ■以下の判別、処理を行な
う。
は、ステップ■において下段のレジスタ（２５０２６）
（２７）（３４）（３５）（３６）の内容をそれぞれ上
段のレジスタ（刀（８Ｈ９１（１６Ｈ１７）（１８）の
内容に加算し、ステップ■において符号多項式の全ての
項について目算したか否かを判別し、翳１算していない
項があると判別された場合には、ステップ■において上
段のレジスタ（７１（８） （９）の内容をレジスタ（
１６）（１７）（１８）にシフトし、ステップ■におい
て符号多項式の次の項をビット毎にレジスタ［７１（８
１（９）に入力し、ステップ■において上段のレジスタ
（２５０２６）（２７）、およびレジスタ（３４）（３
５）（３６）に、生成多項式を高次項から順にビット毎
に入力し、その後、ステップ■以下の判別、処理を行な
う。
もし、ステップ■において全ての項について目算を行な
ったと判別された場合には、ステップ■においてレジス
タ（７） ＋８） （９）の内容をシンドローム４算結
果として出力する。
ったと判別された場合には、ステップ■においてレジス
タ（７） ＋８） （９）の内容をシンドローム４算結
果として出力する。
第３図、および第４図は、それぞれ符号多項式％式％
（これは、符号としてα４０α３００α５α３が受信さ
れたことを示す） についてランド１］−ムＳ２として、 ｆ（Ｘ）／（Ｘ−＋α３）の余り を計算するためのタイミングチャート、およびデータフ
ローを示している。
れたことを示す） についてランド１］−ムＳ２として、 ｆ（Ｘ）／（Ｘ−＋α３）の余り を計算するためのタイミングチャート、およびデータフ
ローを示している。
これらの図面から明らかなように、高次項側のレジスタ
同士の内容が等しくなるまで下段の各項のレジスタを巡
回させ、高次項側の両レジスタの内容が一致した時点で
上段のレジスタの内容に下段のレジスタの内容を加算し
、次いで上段の低次項側のレジスタの内容を高次項側に
シフトさせるどともに、符号多項式の次の項を低次項側
のレジスタに入力し、再び」〕記の巡回、加算以下の動
作を反復し、最終的に上段の低次項側のレジスタの内容
を出力することにより、シンドロームＳ２の翳１粋結宋
を得ることができる。
同士の内容が等しくなるまで下段の各項のレジスタを巡
回させ、高次項側の両レジスタの内容が一致した時点で
上段のレジスタの内容に下段のレジスタの内容を加算し
、次いで上段の低次項側のレジスタの内容を高次項側に
シフトさせるどともに、符号多項式の次の項を低次項側
のレジスタに入力し、再び」〕記の巡回、加算以下の動
作を反復し、最終的に上段の低次項側のレジスタの内容
を出力することにより、シンドロームＳ２の翳１粋結宋
を得ることができる。
尚、符号多項式用の高次項側のレジスタの内容が００場
合には、非０の内容が入力されるまでシフト動作を行な
う。
合には、非０の内容が入力されるまでシフト動作を行な
う。
残余のシンドロームについても同様にして簡単に、かつ
高速に得ることができる。
高速に得ることができる。
〈発明の効果〉
以上のようにこの発明は、シンドロームの露１算をレジ
スタ、一致検出回路、加算回路等のハードウェアで構成
される回路により簡単に、かつ高速に行なうことができ
るという特有の効果を奏する。
スタ、一致検出回路、加算回路等のハードウェアで構成
される回路により簡単に、かつ高速に行なうことができ
るという特有の効果を奏する。
【図面の簡単な説明】
第１図はシンドローム計算装置を示す電気回路図、
第２図は７０−チャート、
第３図はタイムチャート、
（力（８Ｈ９） （１６）（１７０１８）・・・符号多
項式用のレジスタ、（Ｋ）） （１１）（１２）・・・
シフ ト回路を構成ｆｌるＡＮＤゲート、（２５Ｈ２６
）（２７）（３４）（３５）（３６）・・・生成多項式
用のレジスタ、 （３７）（３８）（３９Ｈ４３）（４４Ｈ４５）・・・
加算回路を構成するＸＯＲゲート、 （５７）・・・一致検出回路
項式用のレジスタ、（Ｋ）） （１１）（１２）・・・
シフ ト回路を構成ｆｌるＡＮＤゲート、（２５Ｈ２６
）（２７）（３４）（３５）（３６）・・・生成多項式
用のレジスタ、 （３７）（３８）（３９Ｈ４３）（４４Ｈ４５）・・・
加算回路を構成するＸＯＲゲート、 （５７）・・・一致検出回路
Claims (1)
- 【特許請求の範囲】 １、符号多項式のデータを高次項側から順 に２項分入力する符号多項式用のレジス タと、生成多項式のデータを高次項側か ら順に入力する生成多項式用のレジスタ とを有し、上記生成多項式用のレジスタ を巡回レジスタで構成するとともに、高 次項側の両レジスタの内容が一致したこ とを検出する一致検出回路を有し、さら に一致検出回路により上記両レジスタの 内容が一致したことを検出した時点で互 に対応する符号多項式用のレジスタの内 容と生成多項式用のレジスタの内容とを 加算する加算回路を有するとともに、符 号多項式用の低次項側のレジスタの内容 を高次項側にシフトさせるシフト回路を 有し、符号多項式用の低次項側のレジス タが、加算結果に基く内容をシンドロー ム計算結果として出力するものであるこ とを特徴とするシンドローム計算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240085A JPS61269535A (ja) | 1985-05-24 | 1985-05-24 | シンドロ−ム計算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240085A JPS61269535A (ja) | 1985-05-24 | 1985-05-24 | シンドロ−ム計算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269535A true JPS61269535A (ja) | 1986-11-28 |
Family
ID=14585707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11240085A Pending JPS61269535A (ja) | 1985-05-24 | 1985-05-24 | シンドロ−ム計算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269535A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425106A (en) * | 1977-07-27 | 1979-02-24 | Nec Corp | Correcting device for double error |
-
1985
- 1985-05-24 JP JP11240085A patent/JPS61269535A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425106A (en) * | 1977-07-27 | 1979-02-24 | Nec Corp | Correcting device for double error |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5170399A (en) | Reed-Solomon Euclid algorithm decoder having a process configurable Euclid stack | |
| EP0340139A2 (en) | Fast processor for multi-bit error correction codes | |
| US8117526B2 (en) | Apparatus and method for generating a transmit signal and apparatus and method for extracting an original message from a received signal | |
| EP0233075A2 (en) | Method and apparatus for generating error detection check bytes for a data record | |
| JPH0728227B2 (ja) | Ｂｃｈ符号の復号装置 | |
| JPS632370B2 (ja) | ||
| US20140013181A1 (en) | Error Correction Coding Using Large Fields | |
| JP3248098B2 (ja) | シンドローム計算装置 | |
| JPS61269535A (ja) | シンドロ−ム計算装置 | |
| Borodzhieva et al. | Encoding with (15, 9) Reed-Solomon Codes over GF (2 4): A Focused Study on the Encoding Process | |
| JPH0361210B2 (ja) | ||
| JP3398560B2 (ja) | 短縮化誤り訂正復号装置 | |
| JPS638984Y2 (ja) | ||
| JP2585361B2 (ja) | リ−ド・ソロモン符号の誤り位置と誤りパタ−ンの抽出装置 | |
| JPS61277230A (ja) | 誤り検出訂正符号発生方式 | |
| US7287207B2 (en) | Method and apparatus for computing parity characters for a codeword of a cyclic code | |
| KR950008485B1 (ko) | 단일에러정정용 리드-솔로몬 복호기 | |
| SU1109924A1 (ru) | Декодер укороченного кода Хэмминга | |
| KR100532373B1 (ko) | 디지털 신호의 재생에 있어 에러정정방법 | |
| SU1656689A1 (ru) | Устройство кодировани и вычислени синдромов помехоустойчивых кодов дл коррекции ошибок во внешней пам ти ЭВМ | |
| KR900000670Y1 (ko) | 리드-솔로몬 엔코오더의 코오드워드 발생회로 | |
| JPH0430618B2 (ja) | ||
| JP2599001B2 (ja) | 誤り訂正処理回路 | |
| JPS61273019A (ja) | シンドロ−ム計算装置 | |
| JPS6260319A (ja) | 誤り訂正回路 |