JPS6126981Y2 - - Google Patents

Description

【考案の詳細な説明】

〈技術分野〉 本考案はメモリー計算が実行できる表示付計算
機等の機器に係り、特にメモリーレジスタの記憶
内容を音声で以つて出力する改良された音声出力
機器に関するものである。 〈従来技術〉 一般にメモリー計算が出来る表示付計算機等に
あつては、メモリー加算キーを押すと表示レジス
タの内容がメモリーレジスタの内容に累算され
る。すなわち、今Ｘレジスタの内容を例えばｘと
ｙの積ｘ・ｙ（メモリーレジスタに加えたい
数）、Ｍをメモリーレジスタの累算結果とする
と、表示レジスタにはｘ・ｙが表示され、メモリ
ーレジスタにはｘ・ｙ＋Ｍが入力されるものであ
る。しかし、メモリーレジスタの内容メモリー呼
出しキーを押さない限り表示されないから、部分
計算結果を表示する表示レジスタの内容と累算結
果を記憶するメモリーレジスタの内容を同時に知
ることは不可能である。 〈目的〉 本考案は上記欠点に鑑みてなされたもので、特
に下記の如き機能を備えた音声出力機器を提供す
ることを目的とする。 メモリー計算を実行した際、部分計算はその
都度表示され、累算結果はその都度音声にて出
力させるようにすること。 複数のメモリーレジスタの内容を一気にチエ
ツクできる様にする為、順次メモリーレジスタ
の内容を自動的に音声にて出力させるようにす
ること。 複数のメモリーレジスタの内容を音声出力さ
せる際、その時に出力されたメモリーレジスタ
の内容がどのメモリーレジスタの内容であるか
を容易に確認できるようにすることである。 〈実施例〉 本考案を具体的に記述すれば、一般計算の場合
は、例えば123×45＝とキーを押せば5535と表示
され、一方メモリー計算の場合は、例えば３本の
メモリーレジスタを有するものと仮定し、123×
45なる積を第１のメモリーレジスタに加えたい時
〓〓〓〓
は、キーを

【式】と操作すれ ば、演算結果が5535として表示され、それと同時
に累算された第１のメモリーレジスタの内容、す
なわちM₁＋123×45なる値が音声として出力され
るようになされる。 又第２のメモリーレジスタM₂を使用したい時
は、キーを

【式】と操作すれば 良い。 上記メモリー計算をした後のメモリーレジスタ
の音声出力は、例えば第２のメモリーレジスタで
あつてその内容が123であれば、“ダイ”“ニ”“メ
モリー”“イチ”“ニ”“サン”と発声する。この
“ダイ”“ニ”と発声することも本考案の特長であ
つて、単に、“メモリ”“ニ”又は“ニ”“メモリ
ー”としてメモリーNOを発声しただけでは前後
に発声されるデータと、このメモリーレジスタ指
定NOと連続してしまつて答を混同する虞れがあ
り、これを避けるためである。 又上記メモリー内容を手動で呼び出したい場合
は、メモリー呼出キー（例えば第１図の

【式】 キー）を用い、第３のメモリーレジスタの内容を
呼び出す場合は

【式】と押せば第３のメモリ ーレジスタの内容が音声で出力されるものであ
る。 さらに又特定の指示キー（例えば第１図のＲキ
ー）を設け、このキーを押すと全てのメモリーレ
ジスタの内容が順次自動的に音声で出力されるよ
うに構成される。 以下、本発明の一実施例を図面に基づいて詳述
する。 第１図は本考案の音声出力機器を音声電卓に採
択した場合の一例を示す外観図で、１は電卓本
体、２は表示体、３は音声を出力するスピーカ、
４はキースイツチ、５は電源スイツチ、６はメモ
リー呼出しキー、７は特定の指示キーを表わす。 第２図は本電卓の具体的ブロツク図で、第３図
はそのフローチヤートを表わす。 第２図において、Ｋはキースイツチで、数値キ
ー群DK、フアンクシヨンキー群FK、メモリー関
連キー群MK等を備える。Ｘは表示用レジスタ、
Ｙ，Ｗは演算用レジスタ、DSPは表示装置、
M₁，M₂，M₃は第１、第２、第３のメモリーレジ
スタで必要に応じて複数設けられる。G₁，G₂は
メモリーレジスタの切換えを行なうためのゲート
回路、G₃は演算結果を表示用レジスタＸ又はメ
モリーレジスタＭへ入力する場合、その入力を切
換えるゲート回路、CUは演算回路でキーにより
指示されて実行される。VMはメモリーレジスタ
Ｍの内容を音声出力する為の一時記憶レジスタで
メモリーレジスタM₁〜M₃の記憶容量と同一容量
のものが用いられる。VMレジスタの最上位桁に
は小数点情報をコード化した内容VMdが記憶さ
れる。Ｂはバツフアレジスタで音声出力すべき語
に対応する２進コードを記憶する。 ROMは音声デジタルコードを記憶する、例え
はリード・オンリー・メモリー、ACはアドレス
カウンターでROMのアクセスはこのアドレスカ
ウンターで行なわれる。“ゼロ”、“イチ”“ニ”…
等の各語を音声出力させる場合、アドレスカウン
ターACの内容をその語の記憶されているROMの
イニシヤルアドレスに設定するとROMの各語の
最終ステツプに記憶されているENDコードを
ROM出力R₀から出力し、この出力R₀をENDコー
ド検出回路JEで検知し、これによつて次の語の
アクセスに進める。Ｄは遅延回路で語と語の間隔
を開ける為、ENDコードが検出されても直ぐに
次の語をアクセスしない様にしている。 また、DAはデジタル・アナログ変換器で、
ROM出力R₀をＤ／Ａ変換した後、ローパスフイ
ルターLPFでアナログ音声波に変換し、これをゲ
ートG₄を介してスピーカSPにて発生させる。ゲ
ートG₄は後述するがフリツプフロツプF₂で制御
され、フリツプフロツプF₂がセツトしている時
だけ、ローパスフイルターLPFからの出力がスピ
ーカSPに伝達される。MCコード、DPコード、
Ｉコードは各々ROMの“メモリー”，“テン”，
“ダイ”という語をアクセスする為のROMイニシ
ヤルアドレス設定用のコードである。 COは純２進カウンターで遅延回路Ｄの出力で
カウントアツプされ、初期値はＮ（VMレジスタ
の出力桁数に相当する数、例えば８桁であれば８
となる。）SCOはカウンターCOの内容から１を
〓〓〓〓
減ずる回路、JDはカウンターCOの内容と上記
VMレジスタの小数点内容VMdが一致したかどう
かを検出する一致検出回路である。カウンター
COはその内容が“１”の時はVMレジスタの１
桁目をバツフアレジスタＢに入れるタイミングを
作るのに対応し、“２”の時はVMレジスタの２
桁目に対応する。PCはVMレジスタの任意桁の情
報を出力するタイミング信号を発生する為のタイ
ミング信号発生回路であり、この出力はVMレジ
スタの出力とともにアンドゲートG₅に加えられ
る。 上記構成において、一般計算の場合、数値キー
群DKで被演算数をＸレジスタに入力し、次に演
算数をＸレジスタに入力すると、Ｘレジスタの内
容はＹレジスタに転送する。そして演算スタート
キーでＸ，Ｙ，Ｗの３本のレジスタで演算を実行
し、その結果がＸレジスタに求まり、Ｘレジスタ
の内容を表示装置DSPにより表示する。もちろん
演算回路CUの制御はフアンクシヨンキー群FK、
メモリー関連キー群MKで指示されて行われる。 一方メモリー計算の場合は、例えばｘ×ｙ＋
M₁を実行させると、ｘとｙの乗算はＸ，Ｙ，Ｗ
のレジスタと演算回路CUとの間で行なわれ積が
Ｘレジスタに求められる。その後メモリーレジス
タM₁の内容とＸレジスタの内容との間で加算を
行ないその結果をゲート回路G₁を介してメモリ
ーレジスタM₁に戻す。Ｘレジスタの内容はその
ままである。 上記の如きメモリー計算の制御は通常行なわれ
ており詳細についてはここでは省略する。 第３図は多数メモリーレジスタの自動選択回路
を示し第２図のブロツク図中、メモリーレジスタ
Ｍを切換えるゲート回路G₁，G₂の具体的回路を
示している。図において、CBはレジスタでメモ
リーレジスタの種類（M₁〜M₃）を数（２進数）と
して入力する。DCはデコーダでレジスタCBから
の出力を変換して信号CB１，CB２，CB３とし
て取出し、CB１＝１の時は第１のメモリーレジ
スタM₁が、CB２＝２の時は第２のメモリーレジ
スタM₂が、CB３＝１のときは第３のメモリーレ
ジスタM₃が入力される。 第４図は第２図における動作のフローチヤート
を示し、ここでｎは各ステツプで、以下ステツプ
ｎ_kを単にｎ_kと表わす。まず、キースイツチＫが
押されるとn₁からn₂へ進み、ここで押されたキー
がメモリー呼出しキーMRかどうかを判断し、
MRキーであればn₂からn₅へ進む。n₂からn₅へ移
る時n₃₀でフリツプフロツプF₄をセツトしてい
る。これはMRキーの場合、その時のメモリー内
容を音声出力した後、直ぐに終了させる為のもの
であつて、後述する特定キー（Ｒキー）による連
続メモリー出力とを区別させるためのものであ
る。 前記n₅はレジスタCBにｍすなわち１〜３のい
ずれかのアドレスを入れるステツプである。この
ｍはメモリー呼出しがメモリーレジスタM₁に対
応するものであれば“１”、メモリーレジスタM₂
に対応するものであれば“２”、メモリーレジス
タM₃に対応するものであれば“３”とされる。
これは

【式】とキーを操作した時、

【式】 の次の数値はレジスタCBへ入れるという様にし
ておくことによつて簡単に実現できる。もし
MR2であつたならばn₅ではCR＝２となる。レジ
スタCBにn₅で２を入れた後、n₇へ進む。Ｍ→VM
はメモリーレジスタの内容をVMレジスタに入れ
るもので、CB＝２であるから、第２のメモリー
レジスタM₂の内容がVMレジスタに移る。 Ｍ→VMが終了すれば、次にn₂₈へ進む。n₂₈，
n₂₉，n₈〜n₁₂はメモリーレジスタのNO（即ち、
“ダイ”“イチ”“ダイ”“ニ”など）を発生する為
の流れ図であり、n₂₈でフリツプフロツプF₂をセ
ツトしてスピーカSPより出力できる状態にして
おく。n₂₉でバツフアレジスタＢにイニシヤルア
ドレス設定用のＩコードを入れ、それによつて
ROMの“ダイ”の領域のイニシヤルアドレスが
アドレスカウンターACで設定される。以下END
コードが出る迄発声される。ENDコードが出て
遅延回路Ｄの出力が“１”になるとn₈からn₉へ進
む。n₉ではレジスタCBの内容がバツフアレジス
タに入る。レジスタCBはこのとき２であるので
バツフアレジスタＢに２が入り、これがアドレス
カウンターACに導入され、ROMの語の“ニ”の
領域のイニシヤルアドレスの設定になる。なおア
ドレスカウンターACは、ここでは入出力変換回
路を含んでいる。すなわち、上記レジスタCBの
２によつてROMの“ニ”の領域のイニシヤルア
ドレスを設定するようにこの「２」のコードをア
〓〓〓〓
ドレスコードに変換する回路を含む。もし第３の
メモリーレジスタM₃が指定されると、レジスタ
CBはこの時３であり、当然ROMの“サン”がア
クセスされる。“ダイ”，“ニ”と発生した後、n₁₁
へ進む。n₁₁はMC→Ｂであることから、MCコー
ドである“メモリー”をバツフアレジスタＢに入
力し“メモリー”の語を発生する。“メモリー”
の発声完了をn₁₂で確認してn₁₃へ進む。 以上の様にしてメモリーレジスタM₂を示す音
声出力がなされ、n₁₃の処理に移る。n₁₃のＮ→
COは、VMレジスタの出力桁数に相当する数Ｎ
をカウンターCOに入れることを表わし、８桁で
あれば８となる。例えば、８をn₁₃でカウンター
COに入れておくものとする。n₁₄でカウンター
COが０かどうかをジヤツジし、最初は当然CO≠
０だからn₁₅に進む。n₁₅のフリツプフロツプF₃の
ジヤツジは小数点の位置判断の為でn₁₈の一致検
出回路JDで小数点を発生させる位置に来たこと
を検知し、n₁₉でフリツプフロツプF₃をセツトし
ている。したがつて、小数点がまだ来ていない時
はフリツプフロツプF₃はリセツト状態である。
小数点位置でない時は一致検出回路JDはJD＝０
であり、n₁₈からn₂₀へ進む。ここでVMレジスタ
の内容をバツフアレジスタＢに移す。即ち、第２
図のゲートG₅によつてカウンターCOで指示され
ているVMの桁の内容がタイミング信号発生回路
PCの出力タイミングでバツフアレジスタＢに入
る。n₁₃でカウンターCOに初期値Ｎ＝８を入れて
いるので８に対応した位置、すなわち８桁目の内
容がバツフアレジスタＢに入る。VMレジスタの
内容は２進コードであり、バツフアレジスタＢに
入ることによつて、それに対応した数値語が
ROMから出力され、以下前述の様にn₂₂でその語
の発声が完了したかどうかをチエツクする。 その後n₂₃へ進む。n₂₃は小数点位置かどうかを
ジヤツジするフリツプフロツプF₃であり、小数
点位置でないと、n₂₄を経てn₁₄に戻る。n₂₄では
CO−１を行なつてVM→Ｂを次の桁にする為の
処理をする。以下、これを繰返すことによつて、
順次VMレジスタの内容が音声で出力される。

【式】の如く、例えば３桁目に小 数点が来ていたとすると、CO＝３になつた状態
を考える。n₂₄のCO−１でカウンターCOが３に
なつたとすると、n₁₄→n₁₅→n₁₈と進み、ここで
JD＝１になつていることからn₁₉でフリツプフロ
ツプF₃をセツトしてn₂₀に進む。n₂₀のVM→Ｂ
は、３桁目の数値“３”の発声である。“サン”
と発声した後、n₂₃へ進むがフリツプフロツプF₃
がセツトしているのでn₂₄のCO−１は行なわず
CO＝３のままn₁₄へ進む。n₁₅でF₃＝１であるこ
とからn₁₆へ進み、DP→Ｂを行なう。これは“テ
ン”を発声させる為のものでn₁₇でフリツプフロ
ツプF₃をリセツトする。“テン”すなわち小数点
語の発声完了をn₂₂で確認した後、n₂₃へ進むがn₁₇
でフリツプフロツプF₃がリセツトされているの
で再度n₂₄へ進んでCO−１すなわち３−１を行な
い、COが２になる。つまり次は２桁目の数値の
発声である。 こうして最終桁の１桁目に来ると、CO＝１で
ありn₂₀で１桁目を発声してn₂₄でCO−１すると
CO＝０となる。よつて、n₁₄からn₃₁へ進む。

【式】キーを押したことでn₃₀でフリツプフロ ツプF₄がセツトされているのでn₃₁からn₂₇へ進
み、フリツプフロツプF₂，F₄をリセツトして一
連の制御を終了する。 次にメモリーレジスタの累算結果を音声にて出
力する場合について説明する。メモリー計算が終
了すると演算終了信号Ｎ_Nが演算回路CUより発生
し（第２図）、第４図のフローチヤートにおい
て、ステツプn₄はこの演算終了を検出しているも
ので演算終了信号Ｎ_Nを検知するとステツプn₃₀へ
進む。n₃₀以降は制御は上述した制御と同様に進
められ、その時のメモリーレジスタの内容が音声
で出力される。 さらに複数のメモリーレジスタの内容を順次自
動的に音声で出力する場合について説明する。こ
の場合、かかるメモリー呼出しモードの特定キー
（以下、Ｒキーと呼ぶ）を押すと、Ｒキーの押圧
はステツプn₃で検出する。もしＲキーが押される
とステツプn₆へ進み、３→CBを行なう。これは
先ず第３のメモリーレジスタM₃を指定するもの
で、本例ではメモリーレジスタが３本であるが５
本であれば５→CBを行なえばよい。 上述の様にしてレジスタCBに３を入れた後、
ステツプn₇へ進み、以下上述の様にメモリーレジ
〓〓〓〓
スタM₃の内容を音声出力する。VMレジスタの全
てを出力したことはステツプn₁₄でCO＝０になつ
たことで確認できる。n₃₁でこの時フリツプフロ
ツプF₄はリセツトされたままであることから、
n₂₅へ進む。レジスタCB＝１のジヤツジは後述す
るが、メモリーレジスタの出力をM₃→M₂→M₁と
順次行い、メモリーレジスタM₁の出力を完了し
たことを確認するものである。ここではレジスタ
CBはまで３であるからn₂₆でCB−１を行つてn₇に
戻る。n₇でCB＝２の為に第２のメモリーレジス
タM₂がVMレジスタに移り、第２のメモリーレジ
スタM₂の内容を出力する。CB＝２であるからn₂₅
→n₂₆と進んでCB＝１となり、次に第１のメモリ
ーレジスタM₁の出力となる。メモリーレジスタ
M₁を出力してn₂₅に戻つた時、CB＝１だからn₂₇
へ進み、フリツプフロツプF₂，F₄をリセツトし
て一連の連続メモリー出力を完了する。 第５図は本考案の他の実施例を示し、第２図と
同一部分には同一符号を以つて示す。 図に於てキーＫからの信号はエンコーダECで
コード変換され、演算制御回路CU及びカウンタ
ーC₁に送られる。このカウンターC₁の内容に基
づく、すなわち押圧したキーに相当する音声出力
すべきデータがROMから出力され、さらにデジ
タル・アナログ変換器DA、ローパスフイルター
LPF及び増幅器Ｄを介してスピーカSPより押圧
したキーに相当する音声が発声される。同時にキ
ーＫより入力された数値情報や演算命令情報は演
算制御回路CUを介して表示用レジスタＸに転送
される。表示レジスタＸの内容は表示装置DSPで
表示されると共に演算回路CU及びアドレスカウ
ンタC₁に順次転送され、前記と同様スピーカSP
より音声される。 メモリーレジスタの内容を音声として発生させ
る場合、MRキー又はメモリーレジスタの内容を
発声させるために第１図のキーボード上に設けた
専用キー（以下メモリー内容発声キーと称す。）
を押圧した後、所望のメモリーレジスタMiに相
当した数値キーを押して発声すべきメモリーレジ
スタを指定する。上記メモリー内容発声キーを押
圧するとマイクロオーダが発生してフリツプフ
ロツプF₁をセツトする。このフリツプフロツプ
F₁の出力及びキー信号K₀をメモリーレジスタ選
択回路Ｇに加え、メモリーレジスタＭの内容がア
ドレスカウンタC₁に移送される状態に設定され
る。 次に所定の数字キーによつて対応するメモリー
レジスタＭの桁カウンターCiがカウントアツプ
又はカウントダウンされ、指定されたメモリーレ
ジスタの内容が順次アドレスカウンターC₁に移
送され、以後前述と同様にメモリーレジスタの内
容がスピーカSPより発声される。そしてメモリ
ーレジスタの全桁が出力された状態、つまりカウ
ンターC₁がフルカウント（桁数分に相当）状態
になると、マイクロオーダが発生してフリツプ
フロツプF₁をリセツトする。 又単一のメモリーレジスタの場合はメモリー内
容発声キーによつて直ちに桁選択カウンターを駆
動すれば良い。 〈効果〉 以上の様に本考案の音声出力機器によれば、メ
モリー内容の演算終了後に、演算結果の可視表示
とは別に上記メモリー内容を音声出力させるもの
であるから、異なるレジスタの内容、例えば部分
計算結果を表示する表示レジスタの内容と累算結
果を記憶するメモリーレジスタの内容とを異なる
報知手段を介して同時に目と耳で確認することが
でき、又メモリーの内容を順次自動的に音声出力
させることもできるという効果がある。

【図面の簡単な説明】

第１図は本考案による音声出力機器として音声
電卓に採択した場合の一実施例を示す外観図、第
２図は同音声電卓の一実施例を示すブロツク図、
第３図は同ブロツク図の一部である多数メモリー
レジスタの自動選択回路図、第４図は同音声電卓
のフローチヤート、第５図は本考案による同音声
電卓の他の実施例を示すブロツク図である。 図中、１：電卓本体、２：表示体、３：スピー
カ、４：キースイツチ、５：電源ON／OFFスイ
ツチ、６：メモリー呼出しキー、７：特定キー、
Ｋ：キースイツチ、Ｘ，Ｙ，Ｗ：レジスタ、
DSP：表示装置、M₁〜M₃：メモリーレジスタ、
G₁〜G₅：ゲート回路、CU：演算回路、VM：一
時記憶レジスタ、Ｂ：バツフアレジスタ、AC：
アドレスカウンタ、ROM：リード・オンリー・
メモリー、DA：デジタル・アナログ変換器、
LPF：ローパスフイルター、F₂：フリツプフロ
ツプ、JE：ENDコード検出回路、Ｄ：遅延回
〓〓〓〓
路、CO：カウンター、PC：タイミング信号発生
回路、CB：レジスター、JD：一致検出回路、
EC：エンコーダ、C₁〜Ｃ_o：カウンタ、Ｇ：選択
回路、F₁：フリツプフロツプ。 〓〓〓〓

Claims (1)

【実用新案登録請求の範囲】
1. メモリーを有し、該メモリー計算を実行できる
   演算制御装置を具備してなる機器において、演算
   結果を可視表示するための手段と、上記演算結果
   に基き上記可視表示手段とは別に上記メモリーに
   記憶された内容を音声出力する手段とを備えたこ
   とを特徴とする音声出力機器。