JPS61270859A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPS61270859A JPS61270859A JP60112021A JP11202185A JPS61270859A JP S61270859 A JPS61270859 A JP S61270859A JP 60112021 A JP60112021 A JP 60112021A JP 11202185 A JP11202185 A JP 11202185A JP S61270859 A JPS61270859 A JP S61270859A
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- JP
- Japan
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- ccd
- layer
- film
- oxide film
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野。
この発明は、２相駆動型ＣＣＤ素子と、その駆動回路と
してＣＭＯＳドライノ々をオンチップ化したＣＭＯ３型
半導体装置の製造方法に関するものである。
してＣＭＯＳドライノ々をオンチップ化したＣＭＯ３型
半導体装置の製造方法に関するものである。
（従来の技術）
従来、ＴＶ学会技術報告ＴＥＢＳ８２−１（Ｓ５７゜８
．２６発表）ＰＩ〜６、東芝レビュー８５５年３５巻１
１号Ｐ９４８〜９５２°に示されるようにアナログ信号
処理用ＩＣとしてＣＣＤと周辺回路がオンチップ化され
たデバイスが開発されてきた。
．２６発表）ＰＩ〜６、東芝レビュー８５５年３５巻１
１号Ｐ９４８〜９５２°に示されるようにアナログ信号
処理用ＩＣとしてＣＣＤと周辺回路がオンチップ化され
たデバイスが開発されてきた。
第２図では、特に従来デノ々イスでＣＣＤ駆動用ドライ
ノ々に０Ｍ０８回路を使用した例を示してあり、ＣＣＤ
の一部とドライバ回路との断面図を示すものである。こ
の第２図において、Ｐ型半導体基板１上に０Ｍ０８回路
のＰチャネルトランジスタ用Ｎウェル層２を表面濃度〜
１σ６ｃｎ１−３ で４〜６μｍの深さに形成し、次に
素子間分離用のフィールド酸化膜３をＬＯＣＯ３法によ
り形成し、その後埋込チャネル形ＣＣＤを形成するため
のＮ一層４をイオン注入法および熱拡散法で形成する。
ノ々に０Ｍ０８回路を使用した例を示してあり、ＣＣＤ
の一部とドライバ回路との断面図を示すものである。こ
の第２図において、Ｐ型半導体基板１上に０Ｍ０８回路
のＰチャネルトランジスタ用Ｎウェル層２を表面濃度〜
１σ６ｃｎ１−３ で４〜６μｍの深さに形成し、次に
素子間分離用のフィールド酸化膜３をＬＯＣＯ３法によ
り形成し、その後埋込チャネル形ＣＣＤを形成するため
のＮ一層４をイオン注入法および熱拡散法で形成する。
次に、Ｃ〜ｌＯ８およびＣＣＤの第１ゲート酸化膜５を
熱酸化法によシ所望の厚さまで形成した後、０ＭＯ８の
しきい値を決めるためのチャネルドープ６を、Ｐチャネ
ルトランジスタ、Ｎチャネルトランジスタそれぞれにレ
ジストマスクでイオン注入法により行う。
熱酸化法によシ所望の厚さまで形成した後、０ＭＯ８の
しきい値を決めるためのチャネルドープ６を、Ｐチャネ
ルトランジスタ、Ｎチャネルトランジスタそれぞれにレ
ジストマスクでイオン注入法により行う。
その次に、０ＭＯ８およびＣＣＤの第１ゲート電極とな
るポリシリコン膜７，８．９をＣＶＤ法により形成し、
それぞれノぞターニングをホトリソグラフィによシ行う
。
るポリシリコン膜７，８．９をＣＶＤ法により形成し、
それぞれノぞターニングをホトリソグラフィによシ行う
。
さらに、第１ゲート電極部分以外の第１ゲート酸化膜を
希弗酸によシエッチングした後、第２ゲート酸化膜ｌＯ
を熱酸化法によ多形成する。
希弗酸によシエッチングした後、第２ゲート酸化膜ｌＯ
を熱酸化法によ多形成する。
次に、ＣＣＤを２相駆動させるためのチャネルドープ１
１を第１ゲート電極であるポリシリコンをマスクとして
イオン注入スル。
１を第１ゲート電極であるポリシリコンをマスクとして
イオン注入スル。
その後、ＣＣＤの第２ゲート電極１２とするポリシリコ
ン膜７をＣＶＤ法によ多形成し、所望の形状にノぞター
ニングを行う。その後のプロセスは従来のＣＭＯＳプロ
セスと同様に行う。
ン膜７をＣＶＤ法によ多形成し、所望の形状にノぞター
ニングを行う。その後のプロセスは従来のＣＭＯＳプロ
セスと同様に行う。
以上の説明から判るように、ＣＣＤのゲート電極である
ポリシリコン層を使用し、０ＭＯ８のトランジスタゲー
ト電極として第２層目のポリシリコンを使用している。
ポリシリコン層を使用し、０ＭＯ８のトランジスタゲー
ト電極として第２層目のポリシリコンを使用している。
（発明が解決しようとする問題点）
上記構成によれば、ＣＣＤ駆動用ＣＭＯ８回路を構成す
るＰチャネル、Ｎチャネルトランジスタのチャネルドー
プ６およびＣＣＤを２相駆動するためのチャネルドープ
１１をそれぞれ独立に行うことから、イオン注入プロセ
ス、およびイオン注入のレジストマスク形成工程が従来
の０Ｍ０８回路のみのデノ々イスにおける製造工程と比
較して増加するという欠点があった。
るＰチャネル、Ｎチャネルトランジスタのチャネルドー
プ６およびＣＣＤを２相駆動するためのチャネルドープ
１１をそれぞれ独立に行うことから、イオン注入プロセ
ス、およびイオン注入のレジストマスク形成工程が従来
の０Ｍ０８回路のみのデノ々イスにおける製造工程と比
較して増加するという欠点があった。
この発明は、前記従来技術が持っている問題点のうち、
プロセス工程数が多い点について解決したＣＭＯ８型半
導体装置の製造方法を提供するものである。
プロセス工程数が多い点について解決したＣＭＯ８型半
導体装置の製造方法を提供するものである。
（問題点を解決するための手段）
この発明は、ＣＭＯ８型半導体装置の製造方法において
、０Ｍ０８回路を構成するトランジスタのゲート構造を
ＣＣＤのＷＩ２層目のゲート酸化膜と第２層目のポリシ
リコン膜で形成する工程を導入したものである。
、０Ｍ０８回路を構成するトランジスタのゲート構造を
ＣＣＤのＷＩ２層目のゲート酸化膜と第２層目のポリシ
リコン膜で形成する工程を導入したものである。
（作 用）
この発明によれば、ＣＭＯ８型半導体装置の製造方法に
以上のような工程を導入したので、ＣＣＤの第２ゲート
酸化膜を０ＭＯ８）ランジスタの基板上に同時に形成し
、０ＭＯ８）ランジスタとＣＣＤのチャネルドープを行
った後ＣＣＤの第２層目のゲート電極となるポリシリコ
ンの形成と同時に０ＭＯ８）ランジスタのゲートを形成
する。
以上のような工程を導入したので、ＣＣＤの第２ゲート
酸化膜を０ＭＯ８）ランジスタの基板上に同時に形成し
、０ＭＯ８）ランジスタとＣＣＤのチャネルドープを行
った後ＣＣＤの第２層目のゲート電極となるポリシリコ
ンの形成と同時に０ＭＯ８）ランジスタのゲートを形成
する。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（匠）、第１図Φ）は
その一実施例の工程説明図である。まず、第１図（ａ）
に示すように、１０〜３０Ω−のＰ型半導体基板１３上
にＮウェル層１４を４〜６μｍ。
て図面に基づき説明する。第１図（匠）、第１図Φ）は
その一実施例の工程説明図である。まず、第１図（ａ）
に示すように、１０〜３０Ω−のＰ型半導体基板１３上
にＮウェル層１４を４〜６μｍ。
表面不純物濃度〜１０１６ｍ−３でイオン注入法卦よび
熱拡散法によ多形成する。
熱拡散法によ多形成する。
次に、ＬＯＣＯ８（選択酸化）法によシ素子分離用のフ
ィールド酸化膜１５を５０００〜１００００人形成し、
さらに埋込チャネル用のＮ一層１３Ａをホトレジストを
マスクとしてイオン注入法および熱拡散法によ９０．５
〜１．０μｍ形成した後、ＣＣＤ１００の第１ゲート酸
化膜１６を熱酸化法によシ４００〜１００ＯＡの厚さで
形成する。
ィールド酸化膜１５を５０００〜１００００人形成し、
さらに埋込チャネル用のＮ一層１３Ａをホトレジストを
マスクとしてイオン注入法および熱拡散法によ９０．５
〜１．０μｍ形成した後、ＣＣＤ１００の第１ゲート酸
化膜１６を熱酸化法によシ４００〜１００ＯＡの厚さで
形成する。
次に、ＣＶＤ法ＫｊりＣ０ＤＩ ＱＯ（Ｄｌｉ１層目ケ
ート電極となるポリシリコノｌｌ１１７を３０００〜５
０００Ａの厚さで形成し、ゲート電極としての）ぞター
ニングをホトリソグラフィおよびＣＦａプラズマエツチ
ング技術によ多形成し、その後に第１ゲート電極下以外
のｉｆゲート酸化膜１６を希弗酸によシ除去し、次に、
０ＭＯ８）ランジスタ２００のゲート酸化膜およびＣＣ
Ｄ１００の２層目ゲートを構成するための第２ゲート酸
化膜１８を熱酸化法によ＃）４００〜１００ＯＡの厚さ
で形成する。
ート電極となるポリシリコノｌｌ１１７を３０００〜５
０００Ａの厚さで形成し、ゲート電極としての）ぞター
ニングをホトリソグラフィおよびＣＦａプラズマエツチ
ング技術によ多形成し、その後に第１ゲート電極下以外
のｉｆゲート酸化膜１６を希弗酸によシ除去し、次に、
０ＭＯ８）ランジスタ２００のゲート酸化膜およびＣＣ
Ｄ１００の２層目ゲートを構成するための第２ゲート酸
化膜１８を熱酸化法によ＃）４００〜１００ＯＡの厚さ
で形成する。
次に、０ＭＯ８のＰチャネル、Ｎチャネルトランジスタ
のチャネルドープ１９（第１図φ））および２相駆動型
ＣＣＤのチャネルドープ２０（第１図（ｂ））をイオン
注入法で同一条件にて、フィールド酸化膜１５および第
１層目ポリシリコン膜１７をマスクとしてイオン注入（
Ｂ＋イオン２０′）する。
のチャネルドープ１９（第１図φ））および２相駆動型
ＣＣＤのチャネルドープ２０（第１図（ｂ））をイオン
注入法で同一条件にて、フィールド酸化膜１５および第
１層目ポリシリコン膜１７をマスクとしてイオン注入（
Ｂ＋イオン２０′）する。
このとき上記条件で行えるようにＮウェル層１４の不純
物濃度をコントロールしておくことがポイントとなる。
物濃度をコントロールしておくことがポイントとなる。
上記イオン２１′の注入後にＣＭＯＳトランジスタ２０
０のグー）ｔｉ（Ｐチャネルトランジスタケート電極２
１、Ｎチャネルトランジスタゲルト電極２２）およびＣ
０ＤＩ ＯＯの第２層目ゲート電極２３のポリシリコン
膜をＣＶＤ法にょす３ｏｏ。
０のグー）ｔｉ（Ｐチャネルトランジスタケート電極２
１、Ｎチャネルトランジスタゲルト電極２２）およびＣ
０ＤＩ ＯＯの第２層目ゲート電極２３のポリシリコン
膜をＣＶＤ法にょす３ｏｏ。
〜４０００Ａ形成し、所望の形状にホトリソグラフィお
よびＣＦ ａプラズマエツチングにょジノぐ・ターニン
グを行う。その後、従来のプロセスにしたがつて素子を
順次形成してゆく。
よびＣＦ ａプラズマエツチングにょジノぐ・ターニン
グを行う。その後、従来のプロセスにしたがつて素子を
順次形成してゆく。
（発明の効果）
以上詳細に説明したように、この発明によれば、ＣＣＤ
駆動用のＣＭＯＳトランジスタのゲート電極としてＣＣ
Ｄの第２層目のポリシリコン膜を使用して形成するよう
にしたので、０ＭＯ８）ランジスタおよびＣＣＤのチャ
ネルドープをホトレジスト膜を必要としないで、かつ同
時に行える。
駆動用のＣＭＯＳトランジスタのゲート電極としてＣＣ
Ｄの第２層目のポリシリコン膜を使用して形成するよう
にしたので、０ＭＯ８）ランジスタおよびＣＣＤのチャ
ネルドープをホトレジスト膜を必要としないで、かつ同
時に行える。
これにともない、従来のＣＭＯ８ＩＣと同程度またはそ
れ以下の製造工程ですむことから、安定した特性を持ち
かつ高歩留りのデノ々イスを得ることが可能である。
れ以下の製造工程ですむことから、安定した特性を持ち
かつ高歩留りのデノ々イスを得ることが可能である。
第１図（ａ）および第１図（ｂ）はこの発明のＣＭ Ｏ
Ｓ型半導体装置の製造方法の工程説明図、第２図は従来
のＣＭＯ８型半導体装置の製造方法の工程説明図である
。 １３・・・Ｐ型半導体基板、１３Ａ・・・Ｎ−肩、１４
・・・Ｎウェル層、１５・・・フィールド酸化膜、１６
・・・第１ゲート酸化膜、１７・・・第１ポリシリコン
膜、１８・・・第２ゲート酸化膜、１９．２０・・・チ
ャネルドープ層、２１．２２・・・ゲート電極、２３・
・・第２層目ゲート電極、１００・ＣＣＤ、２００−Ｃ
ＭＯＳトランジスタ。 特許出願人 沖電気工業株式会社 第１図
Ｓ型半導体装置の製造方法の工程説明図、第２図は従来
のＣＭＯ８型半導体装置の製造方法の工程説明図である
。 １３・・・Ｐ型半導体基板、１３Ａ・・・Ｎ−肩、１４
・・・Ｎウェル層、１５・・・フィールド酸化膜、１６
・・・第１ゲート酸化膜、１７・・・第１ポリシリコン
膜、１８・・・第２ゲート酸化膜、１９．２０・・・チ
ャネルドープ層、２１．２２・・・ゲート電極、２３・
・・第２層目ゲート電極、１００・ＣＣＤ、２００−Ｃ
ＭＯＳトランジスタ。 特許出願人 沖電気工業株式会社 第１図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上にＮウェル層およびフィールド酸化
膜の形成後に埋込み、チャネル用のＮ＾−層を形成する
工程と、 （ｂ）上記Ｎ＾−層上に埋込チャネル用上に２相駆動型
のＣＣＤ素子の第１ゲート酸化膜を形成する工程と、 （ｃ）上記第１ゲート酸化膜上にポリシリコン膜を形成
してＣＣＤの第１層目ポリシリコン膜を形成する工程と
、 （ｄ）上記ＣＣＤ素子駆動用のＣＭＯＳトランジスタの
ゲート酸化膜と上記ＣＣＤ素子の第２層目のゲートとな
る第２ゲート酸化膜を形成する工程と、（ｅ）上記ＣＭ
ＯＳトランジスタおよびＣＣＤのチャネルドープをフィ
ールド酸化膜および第１層目ポリシリコンをマスクとし
てイオン注入により行う工程と、 （ｆ）上記ＣＭＯＳトランジスタの上記ゲート酸化膜上
およびＣＣＤ素子の第２層目ポリシリコン膜を同時に形
成する工程と、 よりなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112021A JPS61270859A (ja) | 1985-05-27 | 1985-05-27 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112021A JPS61270859A (ja) | 1985-05-27 | 1985-05-27 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61270859A true JPS61270859A (ja) | 1986-12-01 |
Family
ID=14575999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60112021A Pending JPS61270859A (ja) | 1985-05-27 | 1985-05-27 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270859A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03153071A (ja) * | 1989-11-10 | 1991-07-01 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPH03161964A (ja) * | 1989-11-21 | 1991-07-11 | Toshiba Corp | 複合型集積回路素子 |
| JPH0433365A (ja) * | 1990-05-30 | 1992-02-04 | Fuji Photo Film Co Ltd | 半導体デバイスの製造方法 |
| US6433366B1 (en) | 1999-07-27 | 2002-08-13 | Sharp Kabushiki Kaisha | Circuit-incorporating light receiving device and method of fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035572A (ja) * | 1983-08-08 | 1985-02-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6038868A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体デバイスの製造方法 |
-
1985
- 1985-05-27 JP JP60112021A patent/JPS61270859A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035572A (ja) * | 1983-08-08 | 1985-02-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6038868A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体デバイスの製造方法 |
Cited By (5)
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|---|---|---|---|---|
| JPH03153071A (ja) * | 1989-11-10 | 1991-07-01 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPH03161964A (ja) * | 1989-11-21 | 1991-07-11 | Toshiba Corp | 複合型集積回路素子 |
| JPH0433365A (ja) * | 1990-05-30 | 1992-02-04 | Fuji Photo Film Co Ltd | 半導体デバイスの製造方法 |
| US6433366B1 (en) | 1999-07-27 | 2002-08-13 | Sharp Kabushiki Kaisha | Circuit-incorporating light receiving device and method of fabricating the same |
| US6593165B2 (en) | 1999-07-27 | 2003-07-15 | Sharp Kabushiki Kaisha | Circuit-incorporating light receiving device and method of fabricating the same |
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