JPS61150363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61150363A JPS61150363A JP59277894A JP27789484A JPS61150363A JP S61150363 A JPS61150363 A JP S61150363A JP 59277894 A JP59277894 A JP 59277894A JP 27789484 A JP27789484 A JP 27789484A JP S61150363 A JPS61150363 A JP S61150363A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D84/817—Combinations of field-effect devices and resistors only
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＭＯＳ−ＦＥＴと抵抗とを兼備する半導体
装置の製造方法に関するものである。
装置の製造方法に関するものである。
従来の技術
上記の様な半導体装置は、例えば螢光表示管の駆動回路
に使用されている。第５図は、この様な駆動回路の一例
を示している。この例では、第５図に示す様なグリッド
ｌｌａの電位を制御して螢光表示管１１を点滅させるた
めにｐチャネル高耐圧ＭＯＳ−ＦＥＴＩ ２と抵抗１３
とが使用されており、第５図には示されていないが更に
その他にＣＭＯＳ−ＦＥＴが使用されている。
に使用されている。第５図は、この様な駆動回路の一例
を示している。この例では、第５図に示す様なグリッド
ｌｌａの電位を制御して螢光表示管１１を点滅させるた
めにｐチャネル高耐圧ＭＯＳ−ＦＥＴＩ ２と抵抗１３
とが使用されており、第５図には示されていないが更に
その他にＣＭＯＳ−ＦＥＴが使用されている。
抵抗１３は、ＦＥＴ１２がオフの時にグリッド１１ａの
電位をカソードｌｌｂの電位に引き戻すためのプルダウ
ン抵抗であり、高耐圧で且つ高抵抗という特性が要求さ
れる。
電位をカソードｌｌｂの電位に引き戻すためのプルダウ
ン抵抗であり、高耐圧で且つ高抵抗という特性が要求さ
れる。
発明が解決しようとする問題点
ところが従来は、ＣＭＯＳ−ＦＥＴの製造工程とは別個
の工程で抵抗１３を製造しており、半導体装置の製造工
程が全体として多かった。
の工程で抵抗１３を製造しており、半導体装置の製造工
程が全体として多かった。
なお本発明に関連する先行技術としては、実公昭４７−
３８９４２号公報に記載されている技術等が考えられる
。
３８９４２号公報に記載されている技術等が考えられる
。
問題点を解決するための手段
本発明による半導体装置の製造方法は、ＣＭＯＳ−ＦＥ
Ｔ３５を構成すべき第１及び第２の領域と抵抗１３とな
るべき第３の領域とを第１導電型の半導体基板１４に設
定する工程と、前記第１及び第３の領域に第２導電型の
ウェル１５を形成する工程と、前記第１または第２の領
域の何れかに第１導電型の第４の領域２６．２２を形成
すると同時に前記第３の領域をその両端部を除いて覆う
様にこの第３の領域に第１導電型の第５の領域４１゜４
３を形成する工程と、前記第２の領域に第２導電型のソ
ース・ドレイン２７を形成すると同時に前記第３の領域
の前記両端部に第２導電型のオーミック接続部４２を形
成する工程とを夫々具備している。
Ｔ３５を構成すべき第１及び第２の領域と抵抗１３とな
るべき第３の領域とを第１導電型の半導体基板１４に設
定する工程と、前記第１及び第３の領域に第２導電型の
ウェル１５を形成する工程と、前記第１または第２の領
域の何れかに第１導電型の第４の領域２６．２２を形成
すると同時に前記第３の領域をその両端部を除いて覆う
様にこの第３の領域に第１導電型の第５の領域４１゜４
３を形成する工程と、前記第２の領域に第２導電型のソ
ース・ドレイン２７を形成すると同時に前記第３の領域
の前記両端部に第２導電型のオーミック接続部４２を形
成する工程とを夫々具備している。
作用
本発明による半導体装置の製造方法では、抵抗１３を構
成するウェル１５がＣＭＯＳ−ＦＥＴ３５のウェル１５
と同時に形成され、抵抗１３を構成するウェル１５上の
反転層４１．４３がＣＭＯ５−ＦＥＴ３５のソース・ド
レイン２６またはチャネルストッパ２２と同時に形成さ
れ、しかも抵抗１３のオーミック接続部４２がＣＭＯＳ
−Ｆ ＥＴ３５のソース・ドレイン２７と同時に形成
される。
成するウェル１５がＣＭＯＳ−ＦＥＴ３５のウェル１５
と同時に形成され、抵抗１３を構成するウェル１５上の
反転層４１．４３がＣＭＯ５−ＦＥＴ３５のソース・ド
レイン２６またはチャネルストッパ２２と同時に形成さ
れ、しかも抵抗１３のオーミック接続部４２がＣＭＯＳ
−Ｆ ＥＴ３５のソース・ドレイン２７と同時に形成
される。
従って、ＣＭＯＳ−ＦＥＴ３５の製造工程に特別な工程
を追加することなく、ＣＭＯＳ −Ｆ ＥＴ３５の製造
と同時に高耐圧且つ高抵抗でしかもオーミック接続部４
２を有する抵抗１３を製造することができる。
を追加することなく、ＣＭＯＳ −Ｆ ＥＴ３５の製造
と同時に高耐圧且つ高抵抗でしかもオーミック接続部４
２を有する抵抗１３を製造することができる。
実施例
以下、螢光表示管の駆動回路に適用した本発明の第１及
び第２実施例を、第１図〜第４図を参照しながら説明す
る。
び第２実施例を、第１図〜第４図を参照しながら説明す
る。
第１図〜第３図が本発明の第１実施例を示しているが、
この第１実施例で使用されているＣＭＯＳ−ＦＥＴの製
造方法を第２図によって最初に説明する。
この第１実施例で使用されているＣＭＯＳ−ＦＥＴの製
造方法を第２図によって最初に説明する。
まず第２Ａ図に示す様に、ｎ型半導体基板１４のｎチャ
ネルＭＯ３−ＦＥＴとなるべき領域に通常の方法でボロ
ンを拡散することによって、ｐウェル１５を形成する。
ネルＭＯ３−ＦＥＴとなるべき領域に通常の方法でボロ
ンを拡散することによって、ｐウェル１５を形成する。
その後、基板１４の表面全体に薄いバンド酸化膜工６を
成長させる。次に酸化膜１６上の全体に窒化膜１７をＣ
ＶＤ成長させ、ｎチャネルＭＯ３−ＦＥＴ及びｐチャネ
ルＭＯ３−ＦＥＴの活性領域となるべき部分にのみこの
窒化膜１７を残す。
成長させる。次に酸化膜１６上の全体に窒化膜１７をＣ
ＶＤ成長させ、ｎチャネルＭＯ３−ＦＥＴ及びｐチャネ
ルＭＯ３−ＦＥＴの活性領域となるべき部分にのみこの
窒化膜１７を残す。
次に第２Ｂし１に示す様に、窒化膜１７をマスクとして
ｐウェル１５にボロンをイオン注入することによってｎ
チャネルストッパ２１を形成し、更にｐウェル１５以外
の領域にリンをイオン注入することによってｐチャネル
ストッパ２２を形成する。その後、素子分離用のフィー
ルド酸化膜２３を成長させてから、窒化膜１７を除去す
・る。
ｐウェル１５にボロンをイオン注入することによってｎ
チャネルストッパ２１を形成し、更にｐウェル１５以外
の領域にリンをイオン注入することによってｐチャネル
ストッパ２２を形成する。その後、素子分離用のフィー
ルド酸化膜２３を成長させてから、窒化膜１７を除去す
・る。
続いて第２Ｃ図に示す様に、バット酸化膜１６の除去後
にゲート酸化膜２４を成長させる。そしてこのゲート酸
化膜２４及びフィールド酸化膜２３上に多結晶シリコン
をＣＶＤ成長させてバターニングすることによって、ゲ
ート電極２５を形成する。
にゲート酸化膜２４を成長させる。そしてこのゲート酸
化膜２４及びフィールド酸化膜２３上に多結晶シリコン
をＣＶＤ成長させてバターニングすることによって、ゲ
ート電極２５を形成する。
その後に第２Ｄ図に示す様に、ゲート電極２５とフィー
ルド酸化膜２３とをマスクとして、ｐウェル１５にヒ素
をイオン注入することによって、ｎチャネル側のソース
・ドレイン２６を形成する。
ルド酸化膜２３とをマスクとして、ｐウェル１５にヒ素
をイオン注入することによって、ｎチャネル側のソース
・ドレイン２６を形成する。
またｐウェル１５以外の領域にボロンをイオン注入する
ことによって、ｐチャネル側のソース・ドレイン２７を
形成する。
ことによって、ｐチャネル側のソース・ドレイン２７を
形成する。
最後に第２Ｅ図に示す様に、ＰＳＧ （リンシリケート
ガラス）を成長させて絶縁膜３１を形成し、更にこの絶
縁膜３１とゲート酸化膜２４とに開孔を形成して通常の
方法でＡｌ電極３２を形成する。
ガラス）を成長させて絶縁膜３１を形成し、更にこの絶
縁膜３１とゲート酸化膜２４とに開孔を形成して通常の
方法でＡｌ電極３２を形成する。
これによって、ｎチャネルＭＯ３−ＦＥＴ３３とｐチャ
ネルＭＯ３−ＦＥＴ３４．とを有するＣＭＯＳ−ＦＥＴ
３５が製造される。
ネルＭＯ３−ＦＥＴ３４．とを有するＣＭＯＳ−ＦＥＴ
３５が製造される。
次に、ｐチャネル高耐圧ＭＯＳ−ＦＥＴＩ ２の製造方
法を第３図によって説明する。このＦＥＴ１２は、基板
１４のＣＭＯＳ−ＦＥＴ３５とは異なる領域に形成され
るが、第２Ｃ図に示した工程まではｐチャネルＭＯ３−
ＦＥＴ３４と全く同様の工程によって形成される。
法を第３図によって説明する。このＦＥＴ１２は、基板
１４のＣＭＯＳ−ＦＥＴ３５とは異なる領域に形成され
るが、第２Ｃ図に示した工程まではｐチャネルＭＯ３−
ＦＥＴ３４と全く同様の工程によって形成される。
そして第２Ｃ図に示した工程の次に、ゲート電極２５と
フィールド酸化膜２３とをマスクとして、ボロンを比較
的低濃度にイオン゛注入する。その後、高耐圧を要求さ
れるドレイン側に、ゲート電極２５から離間した開孔を
有するフォトレジストを形成する。そしてｐチャネルＭ
Ｏ３−ＦＥＴ３４のソース・ドレイン２７の形成時にこ
のＦＥＴ１２の領域にもボロンを高濃度にイオン注入す
ることによって、このＦＥＴ１２のソース・ドレインを
形成する。
フィールド酸化膜２３とをマスクとして、ボロンを比較
的低濃度にイオン゛注入する。その後、高耐圧を要求さ
れるドレイン側に、ゲート電極２５から離間した開孔を
有するフォトレジストを形成する。そしてｐチャネルＭ
Ｏ３−ＦＥＴ３４のソース・ドレイン２７の形成時にこ
のＦＥＴ１２の領域にもボロンを高濃度にイオン注入す
ることによって、このＦＥＴ１２のソース・ドレインを
形成する。
この様にすると、第３図に示す様に、ＦＥＴ１２のドレ
イン側では、ボロンの濃度が高いｐ″頭域３６が濃度の
低いｐ−領域３７Ｊこ囲まれており、オフセットゲート
型の高耐圧ＭＯ３−ＦＥＴ１２が製造される。
イン側では、ボロンの濃度が高いｐ″頭域３６が濃度の
低いｐ−領域３７Ｊこ囲まれており、オフセットゲート
型の高耐圧ＭＯ３−ＦＥＴ１２が製造される。
次に、抵抗１３の製造方法を第１図によって説明する。
この抵抗１３は基板１４のＣＭＯＳ −ＦＥＴ３５及び
高耐圧ＭＯ３−ＦＥＴ１２とは異なる領域に形成するが
、この抵抗１３を構成するｐウェル１５はｎチャネルＭ
Ｏ３−ＦＥＴ３３のｐウェル１５と同時に形成する。ま
た抵抗１３を構成するｐウェル１５上には、窒化膜１７
のパターンを残しておく。
高耐圧ＭＯ３−ＦＥＴ１２とは異なる領域に形成するが
、この抵抗１３を構成するｐウェル１５はｎチャネルＭ
Ｏ３−ＦＥＴ３３のｐウェル１５と同時に形成する。ま
た抵抗１３を構成するｐウェル１５上には、窒化膜１７
のパターンを残しておく。
その後、ｎチャネルＭＯ３−ＦＥＴ３３のソース・ドレ
イン２６の形成時に、この抵抗１３を構成しているｐウ
ェル１５の両端部を除く領域にもヒ素をイオン注入して
反転層であるｎ′領域４１を形成する。またｐチャネル
ＭＯ３−ＦＥＴ３４のソース・ドレイン２７の形成時に
、この抵抗１３を構成しているｐウェル１５の両端部に
もボロンをイオン注入してオーミック接続部４２を形成
する。
イン２６の形成時に、この抵抗１３を構成しているｐウ
ェル１５の両端部を除く領域にもヒ素をイオン注入して
反転層であるｎ′領域４１を形成する。またｐチャネル
ＭＯ３−ＦＥＴ３４のソース・ドレイン２７の形成時に
、この抵抗１３を構成しているｐウェル１５の両端部に
もボロンをイオン注入してオーミック接続部４２を形成
する。
この第１実施例では、ＣＭＯＳ−ＦＥＴ３５の製造に際
してｐウェル１５を形成してから窒化膜１７のパターン
を形成する様にしたが、これらの工程は互いに逆でもよ
い。つまり、窒化膜１７のパターンを形成してからこの
窒化膜１７を打ち抜く様にイオン注入を行うことによっ
て、ｐウェル１５を形成する様にしてもよい。この場合
には、抵抗１３の製造に際しても、まず窒化膜１７のパ
ターンを形成し、その後にレウエル１５を形成する。
してｐウェル１５を形成してから窒化膜１７のパターン
を形成する様にしたが、これらの工程は互いに逆でもよ
い。つまり、窒化膜１７のパターンを形成してからこの
窒化膜１７を打ち抜く様にイオン注入を行うことによっ
て、ｐウェル１５を形成する様にしてもよい。この場合
には、抵抗１３の製造に際しても、まず窒化膜１７のパ
ターンを形成し、その後にレウエル１５を形成する。
次に本発明の第２実施例を説明するが、ＣＭＯＳ−ＦＥ
Ｔ３５及び高耐圧ＭＯ３−ＦＥＴ１２の製造方法は第１
実施例と全く同様であるので、抵抗１３の製造方法のみ
を第４図によって説明する。
Ｔ３５及び高耐圧ＭＯ３−ＦＥＴ１２の製造方法は第１
実施例と全く同様であるので、抵抗１３の製造方法のみ
を第４図によって説明する。
この第２実施例の抵抗１３も基板１４のＣＭＯＳ−ＦＥ
Ｔ３５及び高耐圧ＭＯ５−ＦＥＴＩ ２とは異なる領域
に形成し、この抵抗１３を構成するｐウェル１５もｎチ
ャネルＭＯ５−ＦＥＴ’３３のｐウェル１５と同時に形
成する。但し窒化膜１７のパターンは、ｐウェル１５の
両端部上にのみ残し、その他の領域には残さない。
Ｔ３５及び高耐圧ＭＯ５−ＦＥＴＩ ２とは異なる領域
に形成し、この抵抗１３を構成するｐウェル１５もｎチ
ャネルＭＯ５−ＦＥＴ’３３のｐウェル１５と同時に形
成する。但し窒化膜１７のパターンは、ｐウェル１５の
両端部上にのみ残し、その他の領域には残さない。
その後、ｐチャネルＭＯ３−ＦＥＴ３４のｐチャネルス
トッパ２２の形成時に、この抵抗１３を構成しているｐ
ウェル１５の両端部を除く領域にもリンをイオン注入し
て反転層であるｎ領域４３を形成する。またｐチャネル
ＭＯ３−ＦＥＴ３４のソース・ドレイン２７の形成時に
、この抵抗１３を構成しているｐウェル１５の両端部に
もボロンをイオン注入してオーミック接続部４２を形成
する。
トッパ２２の形成時に、この抵抗１３を構成しているｐ
ウェル１５の両端部を除く領域にもリンをイオン注入し
て反転層であるｎ領域４３を形成する。またｐチャネル
ＭＯ３−ＦＥＴ３４のソース・ドレイン２７の形成時に
、この抵抗１３を構成しているｐウェル１５の両端部に
もボロンをイオン注入してオーミック接続部４２を形成
する。
なおこの第２実施例でも、ＣＭＯＳ−ＦＥＴ３５及び抵
抗１３の製造に際して、まず窒化膜１７のパターンを形
成し、その後にｐウェル１５を形成する様にしてもよい
。
抗１３の製造に際して、まず窒化膜１７のパターンを形
成し、その後にｐウェル１５を形成する様にしてもよい
。
以上の様な本発明の第１及び第２実施例によれば、抵抗
１３を構成しているｐウェル１５の表面部分に反転層で
あるｎ″領域４１またはｎ領域４３が形成されているの
で、ｐウェル１５の厚さが薄く、抵抗１３は高い抵抗を
有している。
１３を構成しているｐウェル１５の表面部分に反転層で
あるｎ″領域４１またはｎ領域４３が形成されているの
で、ｐウェル１５の厚さが薄く、抵抗１３は高い抵抗を
有している。
またｐウェル１５によって構成されている抵抗１３と基
板１４との接合が不純物濃度の低いもの同士の接合であ
るので、抵抗１３の降伏電圧は高い。
板１４との接合が不純物濃度の低いもの同士の接合であ
るので、抵抗１３の降伏電圧は高い。
なお上記の第１及び第２の何れの実施例においても、ｎ
型半導体基板１４を用いて、ｐウェル１５を有するＣＭ
ＯＳ−ＦＥＴ３５及びｐチャネル高耐圧ＭＯＩＦＥＴ１
２の製造と同時に抵抗１３を製造する様にしたが、ｐ型
半導体基板を用いて、ｎウェルを有するＣＭＯＳ＝ＦＥ
Ｔ及びｎチャネル高耐圧ＭＯＳ −Ｆ ＥＴの製造と同
時に抵抗１３を製造する様にしてもよい。
型半導体基板１４を用いて、ｐウェル１５を有するＣＭ
ＯＳ−ＦＥＴ３５及びｐチャネル高耐圧ＭＯＩＦＥＴ１
２の製造と同時に抵抗１３を製造する様にしたが、ｐ型
半導体基板を用いて、ｎウェルを有するＣＭＯＳ＝ＦＥ
Ｔ及びｎチャネル高耐圧ＭＯＳ −Ｆ ＥＴの製造と同
時に抵抗１３を製造する様にしてもよい。
また第１実施例においてはｎチャネルＭＯ３−ＦＥＴ３
３のソース・ドレイン２６の形成と同時にｎ″領域４１
を形成し、第２実施例においてはｐチャネルＭＯ３−Ｆ
ＥＴ３４のｐチャネルストッパ２２の形成と同時にｎ領
域４３を形成しているが、反転層であるこれらの領域４
１．４３を高耐圧ＭＯ３−ＦＥＴ １３のｐ−領域３７
の形成と同時に形成する様にしてもよい。
３のソース・ドレイン２６の形成と同時にｎ″領域４１
を形成し、第２実施例においてはｐチャネルＭＯ３−Ｆ
ＥＴ３４のｐチャネルストッパ２２の形成と同時にｎ領
域４３を形成しているが、反転層であるこれらの領域４
１．４３を高耐圧ＭＯ３−ＦＥＴ １３のｐ−領域３７
の形成と同時に形成する様にしてもよい。
発明の効果′
上述の如く、本発明による半導体装置の製造方法によれ
ば、ＣＭＯＳ−ＦＥＴの製造工程に特別な工程を追加す
ることなく、ＣＭＯＳ−ＦＥＴの製造と同時に高耐圧且
つ高抵抗でしかもオーミック接続部を有する抵抗を製造
することができるので、半導体装置の製造工程が全体と
して少なくて済む。
ば、ＣＭＯＳ−ＦＥＴの製造工程に特別な工程を追加す
ることなく、ＣＭＯＳ−ＦＥＴの製造と同時に高耐圧且
つ高抵抗でしかもオーミック接続部を有する抵抗を製造
することができるので、半導体装置の製造工程が全体と
して少なくて済む。
第１Ａ図及び第１Ｂ図は本発明の第１実施例における抵
抗を示す夫々側断面図及び平面図、第２Ａ図〜第２Ｅ図
は第１実施例におけるＣＭＯＳ −ＦＥＴの製造工程を
順次示す側断面図、第３図は第１実施例における高耐圧
ＭＯＳ −Ｆ ＥＴを示す側断面図、第４Ａ図及び第４
Ｂ図は本発明の第２実施例における抵抗を示す夫々側断
面図及び平面図である。 第５図は本発明を適用可能な螢光表示管の駆動回路を示
す回路図である。 なお図面に用いられた符号において、 １３−・−−一−−−−〜−・−・−抵抗１４−−−−
−・−・−・−・−・・ｎ型半導体基板１５・−・−＝
−−−−−−−−ｐウェル２２・−・−・−−−−−−
−−ｐチャネルストッパ２６．２７−−−−−・−ソー
ス・ドレイン３５−・−・−・−・−ＣＭＯＳ −Ｆ
Ｅ Ｔ４２−−−−−−−・−−−−−−ｍ−・オーミ
ック接続部である。
抗を示す夫々側断面図及び平面図、第２Ａ図〜第２Ｅ図
は第１実施例におけるＣＭＯＳ −ＦＥＴの製造工程を
順次示す側断面図、第３図は第１実施例における高耐圧
ＭＯＳ −Ｆ ＥＴを示す側断面図、第４Ａ図及び第４
Ｂ図は本発明の第２実施例における抵抗を示す夫々側断
面図及び平面図である。 第５図は本発明を適用可能な螢光表示管の駆動回路を示
す回路図である。 なお図面に用いられた符号において、 １３−・−−一−−−−〜−・−・−抵抗１４−−−−
−・−・−・−・−・・ｎ型半導体基板１５・−・−＝
−−−−−−−−ｐウェル２２・−・−・−−−−−−
−−ｐチャネルストッパ２６．２７−−−−−・−ソー
ス・ドレイン３５−・−・−・−・−ＣＭＯＳ −Ｆ
Ｅ Ｔ４２−−−−−−−・−−−−−−ｍ−・オーミ
ック接続部である。
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ−ＦＥＴを構成すべき第１及び第２の領域
と抵抗となるべき第３の領域とを第１導電型の半導体基
板に設定する工程と、前記第１及び第３の領域に第２導
電型のウェルを形成する工程と、前記第１または第２の
領域の何れかに第１導電型の第４の領域を形成すると同
時に前記第３の領域をその両端部を除いて覆う様にこの
第３の領域に第１導電型の第５の領域を形成する工程と
、前記第２の領域に第２導電型のソース・ドレインを形
成すると同時に前記第３の領域の前記両端部に第２導電
型のオーミック接続部を形成する工程とを夫々具備する
半導体装置の製造方法。 ２、前記第４の領域が前記第１の領域におけるソース・
ドレインである特許請求の範囲第１項に記載の半導体装
置の製造方法。 ３、前記第４の領域が前記第２の領域におけるチャネル
ストッパである特許請求の範囲第１項に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277894A JPS61150363A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277894A JPS61150363A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150363A true JPS61150363A (ja) | 1986-07-09 |
Family
ID=17589764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277894A Pending JPS61150363A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122161A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130960A (en) * | 1980-03-17 | 1981-10-14 | Fujitsu Ltd | Manufacture of semiconductor integrated circuit |
| JPS5771164A (en) * | 1980-10-22 | 1982-05-01 | Fujitsu Ltd | Semiconductor device |
| JPS57118662A (en) * | 1981-01-16 | 1982-07-23 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5832448A (ja) * | 1982-02-24 | 1983-02-25 | Nec Corp | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
-
1984
- 1984-12-25 JP JP59277894A patent/JPS61150363A/ja active Pending
Patent Citations (4)
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