JPS61270869A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPS61270869A JPS61270869A JP60111883A JP11188385A JPS61270869A JP S61270869 A JPS61270869 A JP S61270869A JP 60111883 A JP60111883 A JP 60111883A JP 11188385 A JP11188385 A JP 11188385A JP S61270869 A JPS61270869 A JP S61270869A
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- JP
- Japan
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- silicide
- heat treatment
- substrate
- layers
- implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ８型ＬＳＩ等の半導体装置の製法に関
し、特にシリティトン用いたセルフアライメントプロセ
スの改良に関するものである。
し、特にシリティトン用いたセルフアライメントプロセ
スの改良に関するものである。
この発明は、スパッタ法等により形成したＭｏＳｉ２等
のシリサイド層ｔマスクとして半導体表面に選択的にリ
ン等の不純物？イオン注入する場合において、イオン注
入の前及び後にそれぞれシ 。
のシリサイド層ｔマスクとして半導体表面に選択的にリ
ン等の不純物？イオン注入する場合において、イオン注
入の前及び後にそれぞれシ 。
リサイド層χ結晶化すべく熱処理することによりシリサ
イド層の低抵抗化を図ったものである。
イド層の低抵抗化を図ったものである。
従来、ＭＯ８型ＬＳＩの製造にあたっては、ポリシリコ
ンを用いたセルフアライメントプロセスが広く利用され
ている。また、最近では、配？ｆＭ抵抗を減らして高速
化７図るため、ざリシリコンに代えて又はそれと共にシ
リサイド（例え＃′ｆＭｏｓｉ２、ＷＳｉ２、ＴｉＳｉ
２、ＴａＳｉ ２等）を用いたセルフアライメントプロ
セスも提案されている。ここで、ポリシリコンに代えて
シリサイトン用いた場合にはゲート電極がシリサイドか
らなり、ポリシリコンと共にシリサイトン用いた場合に
はゲート電極がポリサイド（ポリシリコンにシリサイド
を重ねたもの）からなる。そして、いずれの場合にも、
ゲート電極ンマスクとして半導体表面に選択的にリン、
ヒ素等の不純物乞ドープすることによりソース及びドレ
イン領域を形成する。
ンを用いたセルフアライメントプロセスが広く利用され
ている。また、最近では、配？ｆＭ抵抗を減らして高速
化７図るため、ざリシリコンに代えて又はそれと共にシ
リサイド（例え＃′ｆＭｏｓｉ２、ＷＳｉ２、ＴｉＳｉ
２、ＴａＳｉ ２等）を用いたセルフアライメントプロ
セスも提案されている。ここで、ポリシリコンに代えて
シリサイトン用いた場合にはゲート電極がシリサイドか
らなり、ポリシリコンと共にシリサイトン用いた場合に
はゲート電極がポリサイド（ポリシリコンにシリサイド
を重ねたもの）からなる。そして、いずれの場合にも、
ゲート電極ンマスクとして半導体表面に選択的にリン、
ヒ素等の不純物乞ドープすることによりソース及びドレ
イン領域を形成する。
上記のようにシリサイド層ｔマスクとして不純物をドー
プする場合、シリサイド形成にはスパッタ法等の気相堆
積法ン用いると共に不純物ドーピングにはイオン注入法
を用いるととがあるうこのようなプロセスでは、イオン
注入の際にマスクとしてのシリティド層に高濃度でリン
等の不純物原子が注入される。通常、イオン注入後は注
入イオ゛ンを活性化するためアニール処理を行なうが、
このアニール処理だけでは、マスクとして使われたシリ
サイド層の抵抗率がシリ丈イド本来の低い抵抗率になら
ず、シリサイド本来の抵抗率より相当高いことがわかっ
た。また、アニール処理後におけるシＶ？イド層の抵抗
率は、リン等のイオン注入濃度が高いほど大きいことも
わかった。
プする場合、シリサイド形成にはスパッタ法等の気相堆
積法ン用いると共に不純物ドーピングにはイオン注入法
を用いるととがあるうこのようなプロセスでは、イオン
注入の際にマスクとしてのシリティド層に高濃度でリン
等の不純物原子が注入される。通常、イオン注入後は注
入イオ゛ンを活性化するためアニール処理を行なうが、
このアニール処理だけでは、マスクとして使われたシリ
サイド層の抵抗率がシリ丈イド本来の低い抵抗率になら
ず、シリサイド本来の抵抗率より相当高いことがわかっ
た。また、アニール処理後におけるシＶ？イド層の抵抗
率は、リン等のイオン注入濃度が高いほど大きいことも
わかった。
一般に、シリサイドを用いたセルファジィンメントプロ
セスでは、マスクとして用いたシリサイド層を残してお
いてゲート電極や配線として使用する。従って、配線抵
抗を減らすためには、シリティド層の抵抗率をできるだ
け挙式くする必要がある。ところが、上記のようにイオ
ン注入後アニールする方法では、シリサイド層の抵抗率
を低くするには、リン等のイオン注入濃度を低く設定す
るのが唯一の対策となる。しかしながら、このような対
策では、ソース及びドレイン領域のシート抵抗（又は抵
抗率）が大きくなる不都合がある。
セスでは、マスクとして用いたシリサイド層を残してお
いてゲート電極や配線として使用する。従って、配線抵
抗を減らすためには、シリティド層の抵抗率をできるだ
け挙式くする必要がある。ところが、上記のようにイオ
ン注入後アニールする方法では、シリサイド層の抵抗率
を低くするには、リン等のイオン注入濃度を低く設定す
るのが唯一の対策となる。しかしながら、このような対
策では、ソース及びドレイン領域のシート抵抗（又は抵
抗率）が大きくなる不都合がある。
その上、抵抗率を低くできるといっても、シリサイド本
来の抵抗率に相当するような低い抵抗率を実現できない
という問題もある。
来の抵抗率に相当するような低い抵抗率を実現できない
という問題もある。
この発明は、上記したような問題点を解決するためにな
されたものであって、マスクとしてのシリティド層の低
抵抗化を図ることｔ目的とするものである。
されたものであって、マスクとしてのシリティド層の低
抵抗化を図ることｔ目的とするものである。
この目的を達成するため、この発明では、イオン注入の
前及び後にそれぞれシリサイド層を結晶化すべく第１及
び第２の熱処理を実施するようにしたものである。
前及び後にそれぞれシリサイド層を結晶化すべく第１及
び第２の熱処理を実施するようにしたものである。
仁の発明の方法によれば、スパッタ法等により気相堆積
したシリサイド層は第１の熱処理によりアモルファスな
状態から結晶状態となる。次に、シリティド層をマスク
としてリン等のイオン注入後イ 状態になるが、この後第２の熱処理を実施すると、再び
結晶状態となる。この結果、シリサイド層は１、 シ
リサイド本来の抵抗率又はそれより低い抵抗率χ示すよ
うになり、配線抵抗の低減が可能となる。
したシリサイド層は第１の熱処理によりアモルファスな
状態から結晶状態となる。次に、シリティド層をマスク
としてリン等のイオン注入後イ 状態になるが、この後第２の熱処理を実施すると、再び
結晶状態となる。この結果、シリサイド層は１、 シ
リサイド本来の抵抗率又はそれより低い抵抗率χ示すよ
うになり、配線抵抗の低減が可能となる。
第１図乃至第３図は、この発明の一実施例によるＭＯ８
型ＬＳＩの製造工程を示すもので、各々の図番に対応す
る工程（１１〜（３１’ｋｌ［次に説明する。
型ＬＳＩの製造工程を示すもので、各々の図番に対応す
る工程（１１〜（３１’ｋｌ［次に説明する。
（１）まず、Ｐ型シリコンからなる半専体基板ｌＯの表
面を選択酸化してシリコンオキティドからなるフィール
ド絶縁ｇ １２ ｇ形成する。次に、フィールド絶縁膜
１２の開口部に対応する基板表面部分を熱酸化してシリ
コンオキティドからなるゲート絶縁膜１２ Ａ ｙｉ！
−例えば５０［ｎｍ］の厚さに形成する。この後、基板
上全面にスパッタ法等によりモリブデンシリサイド（Ｍ
ｏＳｉ２） ！例えば３００（ｎｍ〕の厚さに堆積す
る。そして、周知のホトリソグラフィ技術〉用いてモリ
ブデンシリサイドを所望の電極・配線パターンに従って
バターニングすることによりゲート電極用のシリサイド
層１４及び配線用のシリサイド層１６ｙ！／形成する。
面を選択酸化してシリコンオキティドからなるフィール
ド絶縁ｇ １２ ｇ形成する。次に、フィールド絶縁膜
１２の開口部に対応する基板表面部分を熱酸化してシリ
コンオキティドからなるゲート絶縁膜１２ Ａ ｙｉ！
−例えば５０［ｎｍ］の厚さに形成する。この後、基板
上全面にスパッタ法等によりモリブデンシリサイド（Ｍ
ｏＳｉ２） ！例えば３００（ｎｍ〕の厚さに堆積す
る。そして、周知のホトリソグラフィ技術〉用いてモリ
ブデンシリサイドを所望の電極・配線パターンに従って
バターニングすることによりゲート電極用のシリサイド
層１４及び配線用のシリサイド層１６ｙ！／形成する。
次に、炉又はランプアニール装置ン用いた第１の熱処理
によってシリサイド層１４及び１６Ｙアモルファス状態
から結晶化石せる。−例として、ランプアニール装置を
用いた場合、そりプデンシリサイドのシート抵抗は、ラ
ンプアニール後において第４図の線Ａに対応したものと
なり、ランプアニール温度が高いほどシート抵抗が低く
なる。
によってシリサイド層１４及び１６Ｙアモルファス状態
から結晶化石せる。−例として、ランプアニール装置を
用いた場合、そりプデンシリサイドのシート抵抗は、ラ
ンプアニール後において第４図の線Ａに対応したものと
なり、ランプアニール温度が高いほどシート抵抗が低く
なる。
（２）次に、フィールド絶縁膜１２及びシリサイド層１
４ヲマスクとしてＰ型半導体表面に選択的にリン又はヒ
素等のＮ型決定不純物をイオン注入する。
４ヲマスクとしてＰ型半導体表面に選択的にリン又はヒ
素等のＮ型決定不純物をイオン注入する。
−例として、リン乞イオン注入する場合、注入条件は、
６０（Ｋｅｅ〕、６ Ｘ １０１５（ｃｍ−２）とする
ことができる。このようなイオン注入処理では、シリサ
イド層１４及び１６にも不純物原子が注入されるため、
モリブデンシリサイドは再びアモルファスな状態となり
、イオン注入前に比べて抵抗率が大きくなる。この場合
、イオン注入によってどのくらい抵抗率が大きくなるか
は、イオン注入前の第１の熱処理の温度によって決まる
。例えは、イオン注入前に第４図の線Ａに対応したシー
ト抵抗を有していたモリブデンシリサイドに上記した条
件でリンをイオン注入すると、モリブデンシリサイドの
シート抵抗は、イオン注入後において第４図のｉｌＢに
対応したものとなり、イオン注入前より相当高くなる。
６０（Ｋｅｅ〕、６ Ｘ １０１５（ｃｍ−２）とする
ことができる。このようなイオン注入処理では、シリサ
イド層１４及び１６にも不純物原子が注入されるため、
モリブデンシリサイドは再びアモルファスな状態となり
、イオン注入前に比べて抵抗率が大きくなる。この場合
、イオン注入によってどのくらい抵抗率が大きくなるか
は、イオン注入前の第１の熱処理の温度によって決まる
。例えは、イオン注入前に第４図の線Ａに対応したシー
ト抵抗を有していたモリブデンシリサイドに上記した条
件でリンをイオン注入すると、モリブデンシリサイドの
シート抵抗は、イオン注入後において第４図のｉｌＢに
対応したものとなり、イオン注入前より相当高くなる。
（３）次に、炉又はランプアニール装置乞用いた第２の
熱処理によってシリサイド層１４及び１６ヲアモルファ
ス状態から結晶化させるう一例として、ランプアニール
装置ｉｉを用いた場合、第４図の線Ｂに対応したシート
抵抗を有していたモリブデンシリサイドは、２回目のラ
ンプアニール後において第４図の線Ｃに示すようなシー
ト抵抗となるうすなわち、モリブデンシリサイドのシー
ト抵抗は、２回目のランプアニールによってモリブデン
シリサイド本来のシート抵抗（第４図の線Ａに対応）よ
抄低くなる。
熱処理によってシリサイド層１４及び１６ヲアモルファ
ス状態から結晶化させるう一例として、ランプアニール
装置ｉｉを用いた場合、第４図の線Ｂに対応したシート
抵抗を有していたモリブデンシリサイドは、２回目のラ
ンプアニール後において第４図の線Ｃに示すようなシー
ト抵抗となるうすなわち、モリブデンシリサイドのシー
ト抵抗は、２回目のランプアニールによってモリブデン
シリサイド本来のシート抵抗（第４図の線Ａに対応）よ
抄低くなる。
イオン注入処理の後、注入イオンン活性化するためのア
ニール処理７行なうことによりＮ＋型ソース領域１８及
びＮ＋型ドレイン領域加が得られる。
ニール処理７行なうことによりＮ＋型ソース領域１８及
びＮ＋型ドレイン領域加が得られる。
前述した第２の熱処理は、注入イオン活性化のためのア
ニール処理ン兼ねるように実施してもよく、アルイはシ
リティド層１４及び１６ヲおおってシリコンオキティド
、りンケイ酸ガラス、シリコンナイトライド等の任意の
絶縁膜χ形成した後実施してもよいつ 上記した実施例によれば、イオン注入前後の第１及び第
２の熱処理によりモリブデンシリサイド本来の抵抗率以
下の低い抵抗率が実現されるので、シリティド層１４及
び１６の配線抵抗ン大幅に低減させることができる。
ニール処理ン兼ねるように実施してもよく、アルイはシ
リティド層１４及び１６ヲおおってシリコンオキティド
、りンケイ酸ガラス、シリコンナイトライド等の任意の
絶縁膜χ形成した後実施してもよいつ 上記した実施例によれば、イオン注入前後の第１及び第
２の熱処理によりモリブデンシリサイド本来の抵抗率以
下の低い抵抗率が実現されるので、シリティド層１４及
び１６の配線抵抗ン大幅に低減させることができる。
また、第４図から明らかなように、第１の熱処理の温度
を高くしておけば、第２の熱処理の温度を低くしても低
い抵抗率を実現することができる。
を高くしておけば、第２の熱処理の温度を低くしても低
い抵抗率を実現することができる。
このことは、微細化したＭＯ８型ＬＳＩの製作において
非常に有益である。すなわち、この糧のＬＳＩでは、ソ
ース及びドレイン接合を浅くする必要があり、イオン注
入後の熱処理温度が高いと、不純物の濃度分布が変動し
て浅い接合がそこなわれる。しかしながら、上記のよう
にイオン注入後の第２の熱処理の温度χ低くしても低い
抵抗率を実現できるのであれば、浅い接合をそこなりこ
となく配線抵抗の低減？達成することができる。
非常に有益である。すなわち、この糧のＬＳＩでは、ソ
ース及びドレイン接合を浅くする必要があり、イオン注
入後の熱処理温度が高いと、不純物の濃度分布が変動し
て浅い接合がそこなわれる。しかしながら、上記のよう
にイオン注入後の第２の熱処理の温度χ低くしても低い
抵抗率を実現できるのであれば、浅い接合をそこなりこ
となく配線抵抗の低減？達成することができる。
なお、上記実施例では、ゲート電極（マスク）がシリサ
イドの単一層からなる例を示したが、この発明は、ゲー
ト電極がポリシリコンとシリサイドとの積層（ポリサイ
ド）からなっている場合にも適用可能である。また、シ
リサイドは、モリブデンシリサイドに限らず、タングス
テンシ・リサイド、チタンシリ丈イド等であってもよい
。
イドの単一層からなる例を示したが、この発明は、ゲー
ト電極がポリシリコンとシリサイドとの積層（ポリサイ
ド）からなっている場合にも適用可能である。また、シ
リサイドは、モリブデンシリサイドに限らず、タングス
テンシ・リサイド、チタンシリ丈イド等であってもよい
。
以上のように、この発明によれば、気相堆積したシリサ
イド層をマスクとして半導体表面に選択的に導電型決定
不純物χイオン注入することを含むプロセスにおいて、
イオン注入の前及び後にそれぞれシリサイド層を結晶化
すべく第１及び第２の熱処理を実施するようにしたので
、次のような優れた作用効果が得られるつ （１）シリサイド層の抵抗率をシリサイド本来の抵抗率
以下まで下げることができるので、ＭＯ８型ＬＳＩ等に
おいて配線抵抗ン減らして高速化を図ることができる。
イド層をマスクとして半導体表面に選択的に導電型決定
不純物χイオン注入することを含むプロセスにおいて、
イオン注入の前及び後にそれぞれシリサイド層を結晶化
すべく第１及び第２の熱処理を実施するようにしたので
、次のような優れた作用効果が得られるつ （１）シリサイド層の抵抗率をシリサイド本来の抵抗率
以下まで下げることができるので、ＭＯ８型ＬＳＩ等に
おいて配線抵抗ン減らして高速化を図ることができる。
（２）イオン注入にあたっては、配線抵抗の上昇を抑え
るように注入讃度馨低く選定する必要がないので、高濃
度のイオン注入によってシート抵抗の低イソース及びド
レイン領域を形成することができる。
るように注入讃度馨低く選定する必要がないので、高濃
度のイオン注入によってシート抵抗の低イソース及びド
レイン領域を形成することができる。
（３）第１及び第２の熱処理の組会せでは、第１の熱処
理の温度より第２の熱処理の温度を低く設定することが
でき、このようにすると、イオン注入した不純物の濃度
分布変動を抑えることができるので、ＭＯ８型ＬＳＩ等
の微細化に好都合である０
理の温度より第２の熱処理の温度を低く設定することが
でき、このようにすると、イオン注入した不純物の濃度
分布変動を抑えることができるので、ＭＯ８型ＬＳＩ等
の微細化に好都合である０
第１図乃至第３図は、この発明の一実施例によるＭＯ８
型ＬＳＩの製造工程を示す基板断面図、第４図は、イオ
ン注入前後の熱処理によるモリブデンシリサイドのシー
ト抵抗変化を示すグラフである。 １０・・・半導体基板、１２・・・フィールド絶縁膜、
１２Ａ・・・ゲート絶縁膜、１４ 、１６・・・シリサ
イド層、１８・・・ソース領域、加・・・ドレイン領域
。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 沢敏昭 第１図（ｖＩｌ−１埋） 第２図（４オン輩入） 第３図（笛？１鱒理）
型ＬＳＩの製造工程を示す基板断面図、第４図は、イオ
ン注入前後の熱処理によるモリブデンシリサイドのシー
ト抵抗変化を示すグラフである。 １０・・・半導体基板、１２・・・フィールド絶縁膜、
１２Ａ・・・ゲート絶縁膜、１４ 、１６・・・シリサ
イド層、１８・・・ソース領域、加・・・ドレイン領域
。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 沢敏昭 第１図（ｖＩｌ−１埋） 第２図（４オン輩入） 第３図（笛？１鱒理）
Claims (1)
- 【特許請求の範囲】 １、気相堆積したシリサイド層をマスクとして半導体表
面に選択的に導電型決定不純物をイオン注入することを
含む半導体装置の製法において、前記イオン注入の前及
び後にそれぞれ前記シリサイド層を結晶化すべく第１及
び第２の熱処理を実施することを特徴とする半導体装置
の製法。 ２、特許請求の範囲第１項に記載の半導体装置の製法に
おいて、前記第１の熱処理の温度より前記第２の熱処理
の温度を低く設定することを特徴とする半導体装置の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111883A JPS61270869A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111883A JPS61270869A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61270869A true JPS61270869A (ja) | 1986-12-01 |
Family
ID=14572538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60111883A Pending JPS61270869A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270869A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437011A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Manufacture of semiconductor integrated circuit |
| JPH01122165A (ja) * | 1987-11-06 | 1989-05-15 | Yamaha Corp | 半導体装置の製法 |
| JPH023226A (ja) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02135728A (ja) * | 1988-11-16 | 1990-05-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-05-24 JP JP60111883A patent/JPS61270869A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437011A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Manufacture of semiconductor integrated circuit |
| JPH01122165A (ja) * | 1987-11-06 | 1989-05-15 | Yamaha Corp | 半導体装置の製法 |
| JPH023226A (ja) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02135728A (ja) * | 1988-11-16 | 1990-05-24 | Toshiba Corp | 半導体装置の製造方法 |
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