JPH02203565A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路及びその製造方法に関する。

〔従来の技術〕

大規模集積回路を製造するとき、導電性の異なる拡散層
やゲート電極を相互に接続し、しかも各各の導電型を決
定する不純物を相互拡散させないようにする相互接続技
術が求められつつある。この技術は、例えばＣＭＯＳ型
メモ型上モリセルる集積回路のメモリセル面積縮小のた
めに必要である。すなわち、ＰＭＯＳ及びＮＭＯＳのソ
ース、ドレイン領域とゲート電極の接続方法として、拡
散層やゲート電極上に接続孔を開口し金属配線層で接続
する従来の方法を用いた場合、更なる高集積化が困難で
ある。

これに対する一つの提案が特開昭６２−２５７７４９号
に記載されている。これは、ソース、ドレイン領域とポ
リシリコンからなるゲート電極表面を露出させ、全面に
チタンを被着し、窒素雰囲気中で熱処理することにより
、窒化チタンを形成し、その窒化チタン膜を所定の形状
にパターニングして、ソース、ドレイン領域とゲート電
極を相互接続する方法である。窒化チタンは金属伝導を
示す導伝体であり、また原子の拡散に対する障壁として
有効な材料である。そのため、その後の熱処理工程にお
いても、ソース、ドレインのドーパント（例えばホウ素
）がゲート電極へ、またゲート電極中のドーパント（例
えばリン）がソース、ドレイン側へ入ることはなく、導
電型の異なるソース、ドレインとゲート電極をオーミッ
クに接続することが可能となる。

〔発明が解決しようとする課題〕

上記従来技術は、窒化チタンの形成に際してチタンを窒
素雰囲気中で熱処理する方法をとっている。従ってシリ
コン上ではシリコンとの界面にチタンシリサイドができ
その上に窒化チタンが形成される。またフィールド酸化
膜やゲート電極のサイドウオールの酸化膜上には窒化チ
タンのみが形成されることになる。そこで窒素雰囲気中
での熱処理が不充分な場合（熱処理を長くできない時な
ど）には、酸化膜上のチタンは表面のみ窒化チタンが形
成され、内部に未反応クチンが残る。また拡散層とゲー
ト電極をへたてるフィールド酸化膜やサイドウオールの
部分が短いとチタンシリサイドがはい上がり、拡散層と
ゲート電極がチタンシリサイドでつながるおそれが大き
い、このような未反応チタンやチタンシリサイドは拡散
障壁とはなりにくく、ソース、ドレイン及びゲート電極
中に逆導電型を示すドーパントが相互拡散し、ＰＮ接合
を形成するため、オーミック接続とはなり得ない。

本発明の目的は、ある程度熱処理に制約がある場合や十
分に微細な構造においても、確実に拡散障壁となって、
異なる導電型層間をオーミックに接続する方法を提供す
ることにある。

（課題を解決するための手段〕 上記目的は以下の手段により達成される。

まず、窒素雰囲気中で熱処理して形成される窒化チタン
に代わる新たな材料を使用することである。チタン系の
材料を含めて種々の材料を実験的に検討した結果、タン
グステン系の材料が拡散障壁として有効であることを見
い出した。すなわちシリコン上にタングステンをスパッ
タリング等でデポジションし、それを熱処理によってシ
リサイド化して形成したタングステンシリサイドはチタ
ンシリサイドとは異なり、不純物の拡散障壁になり得て
いた。またこのほかタングステンに他の高融点金属が添
加されたシリサイドも拡散障壁として有効である。たと
えばＴｉとＷの合金のシリサイドがあげられる。

次に、上記のシリサイドが導電型の異なる層の間に完全
に形成された構造とすることである。先に説明したＭＯ
Ｓのソース、ドレインとゲート電極の接続の例ならば、
上記のタングステンシリサイドをソース、ドレイン上に
形成した構造とする。

不純物がドーピングされている領域の直上を拡散障壁性
のあるタングステン系のシリサイド膜で被覆することに
より、他層への不純物拡散を抑制するわけである。

さらに上記構造は次のようにして形成できる。

まず１ＭＯＳを設けた後、ＭＯＳのソース、ドレイン領
域の拡散層とポリシリコンからなるゲート電極の表面を
露出させる。つまりシリコン酸化膜等の絶縁膜を除去す
る０次にスパッタ法によりタングステンまたはその合金
を全面にデポジションする。その後アルゴン等の不活性
ガス中でアニールすることによりシリコン及びポリシリ
コン上のタングステンをシリサイドに変換する。このと
きシリコン上以外の酸化膜上などの部分は未反応のタン
グステンとして残る。そこでソース、ドレインとゲート
電極間の必要な部分だけマスクして他の未反応タングス
テンをタングステンシリサイドに対して選択的に除去す
る。

以上のようにして、拡散障壁を異なる導電型層間に形成
して、両者を接続できる。

〔作用〕

窒化チタンに代わる拡散障壁材料として、タングステン
及びタングステンを含む合金とシリコンとの反応物（シ
リサイド）を、不純物がドーピングされた層上に形成し
た構造とすることにより、たとえ異種導電型層間の接続
層自体に拡散障壁性がなくとも、その後の熱処理工程で
もシリコン中の不純物は上記タングステンシリサイドに
よって拡散が抑制される。またシリサイドとシリコンと
はオーミック接触が可能であるため、結局、異なる導電
型層間を微細なパターンでオーミック接続することがで
きる。

ここで重要なことはタングステン系のシリサイドの拡散
障壁作用である。一般に焼結合金ターゲットなどを用い
たスパッタ法によって堆積したシリサイドは不純物等の
拡散がはやい。我々の実験によればタングステンシリサ
イドにおいても拡散係数はシリコンの１０４倍はどであ
る。ところが一方シリコン上にタングステンをデポジシ
ョンし、それを熱処理により変換したシリサイドはこれ
まで述べた如く拡散障壁になり得ている。この理由につ
いては未だ明確な結論は得られていないが、その密度や
結晶性に依存するところが大きいと考えられる。つまり
不純物の拡散が非常に遅い材料であると考えられる。さ
らにいうならば、ある熱処理に対する不純物拡散の障壁
作用は、すでにタングステンシリサイドに変換されたも
のよりも、熱処理前はタングステンで当該熱処理により
タングステンシリサイドに変わる場合の方が大きい。

これはシリコンがタングステン中に拡散してシリサイド
反応を起こすことが、不純物の拡散を阻止するのではな
いかと思われる。

上記の様な作用により、タングステンを含むシリサイド
またはシリサイド反応を用いて不純物の拡散障壁を形成
でき、ひいては異種導電型層間の微細なオーミック接続
が可能となる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は本発明をＣＭＯＳ型メモ型上モリセルした場合の製
造方法を説明する断面図である。

まず第１図Ａに示す如く、シリコン基板１の主表面にｎ
型のウェル領域２及びＰ型のウェハ領域３を形成する。

ついで該両ウェル領域間をアイソレーションするフィー
ルド酸化膜４を設け、しかる後熱酸化により両ウェル領
域上にゲート酸化膜５を形成する６次にＣＶＤ法により
全面にポリシリコン膜を２５００人被着５、該ポリシリ
コン膜中にリンを熱拡散し、高濃度ｎ型ポリシリコン膜
（ｎ＋ポリシリコン膜）を形成する。この後ｎ＋ポリシ
リコン膜をホトエツチング技術により所定形状に加工し
、ｎウェル領域２、Ｐウェル領域３及び両ウェル領域に
またがるゲート電極？、７７゜７７７を形成する。

次に第１図Ｂに示す如く、ｎウェル領域２の全面にボロ
ンをイオン注入して低濃度Ｐ型層（ｐ−層）からなるソ
ース、ドレイン領域８を形成し、さらにＰウェル領域３
の全面にリンをイオン注入して低濃度ｎ型層（ｎ−層）
からなるソース、ドレイン領域９を形成する。その後全
面にＣＶＤによりシリコン酸化膜（ＳｉＯ２膜）を被着
し、例えばＣＨＦａを主成分とするエツチングガスを用
いた異方性ドライエツチングにより該５ｉｆｔ膜をエツ
チングすることにより、ゲート電極７，７７゜７７７の
側面に５１０２の側壁１０．１１を形成する。

ついで第１図Ｃに示す如く、ｎウェル領域側にボロンを
３０ＫｅＶで５Ｘ１０”ａｍ−”（７）ドーズ量でイオ
ン注入し高濃度Ｐ型層（Ｐ土層）からなるソース、ドレ
イン領域１２を設ける。またＰウェル領域側にはヒ素を
８０ＫｅＶで２　Ｘ　１０　”（！１−″２のドーズ量
のイオン注入を行ない、高濃度ｎ型層（ｎ土層）からな
るソース、ドレイン領域１３を形成する。しかる後にソ
ース、ドレイン領域１２゜１３及びゲート電極７，７７
．７７７の表面を清浄化し、スパッタリング法によりタ
ングステン（Ｗ）を被着する。ついでアルゴン等の不活
性ガス中で約６００℃の熱処理を行ない、ソース、ドレ
イン１２．１３のＳｉ及びゲート電極７，７７゜７７７
上のポリシリコンとＷを反応させてタングステンシリサ
イド１４，１５を形成する。このとき５ｉＯｚ側壁１１
上のＷは未反応のままＷ２Ｃ。

１７として残る。

次に第１図りに示す如く、まずＣＶＤにより全面にＳｉ
Ｏ２を被着し、ついで両ウェル間にまたがるゲート電ｔ
！ｉ　７７７の側壁１０上の未反応Ｗ２７をマスクする
ようにホトリソグラフィーによりＳｉＯ２マスク１８を
残し、さらに王水処理により、ＭＯＳのゲート電極７７
の側壁１０上の未反応Ｗ１６を除去する。さらに９００
℃以上の温度で熱処理することによりＷＳｉ２のシート
抵抗の低下とｎ土層、Ｐ土層の活性化をはかる（この熱
処理は通常、配＃ＩＭとの間の層間絶縁膜を被着した後
に行なう）。以上によりＣＭＯＳメモリセルの主要工程
は終了する。

以上説明した工程で製造したＣＭＯＳメモリセルは、第
１図りから明らかなように、ゲート電極７７７と、Ｐ＋
ソース、ドレイン１２及びｎ＋ソース、ドレイン１３と
の接続が、ＷＳｉｚ１４゜Ｗ１７及びＷＳｉｚ１５でな
されており、上記した９００℃以上の熱処理においても
、ソース、ドレイン１２．１３及びゲート電極７７７中
のドーピング不純物（ボロン、リン、ヒ素）はＷＳｉｚ
１４．１５で拡散を阻止され、相対する層の中に侵入す
ることはない、またＷＳｉｚ１４，１５は高濃度層に接
しているためオーミックコンタクトがなされており、従
って、ソース、ドレイン領域１２．１３とゲート電極７
７７の低抵抗オーミック局所接続が可能となっている。

第２図及び第３図は上記製造方法によって得られるＣＭ
ＯＳメモリセルの１ビツトを示す回路構成図及びその平
面パターンである。第３図で示すようにゲート電極とｎ
十拡散層（ｎＭＯＳのソース、ドレイン）とＰ十拡散ｙ
ａ（２ＭＯＳのソースドレイン）はＷＳｉｚで被われそ
の間をＷ１７で接続されている。

次に本発明の他の実施例を第４図により説明する。第４
図も第１図と同様本発明をＣ：ＭＯＳ型メモリセルに適
用したときの製造方法を示す断面図である。

まず第４図Ａにおいて、ソース、ドレイン領域１２．１
３の形成までは第一の実施例と同じ工程を経て作られる
。その後ソース、ドレイン領域１２．１３のＳｉ表面及
びゲート電極７，７７゜７７７のポリシリコン表面を酸
化膜などないように清浄化し、スパッタリング法により
全面にＷ１９を被着する。ついでゲート電極７７７、側
壁１１上を被い、さらにソース、ドレイン領域１２．１
３の一部をも被い、他の部分は除去するようにホトエツ
チングにより加工する。

次に第４図Ｂに示す如く、アルゴンのような不活性ガス
中で熱処理し、ソース、ドレイン１２゜１３の一部とゲ
ート電極７７７上のＷ１９をＷＳｉｚ１４．１５に変換
する。このとき５ｉＯｚ側壁１１上のＷは未反応のまま
残る６以上がＣＭＯＳメモリセルの主要工程である。

本実施例による効果は第一の実施例と同様に、ＷＳｉｚ
１４及びＷＳｉｚ１５の拡散障壁作用とＷ１７によるそ
の間の接続により局所配線を可能ならしめた点であるが
、本実施例独自の効果としてはＷ１９があらかじめ加工
されているため、Ｗ１９のシリサイド化の熱処理が一度
ですむ（配線層との間の層間絶縁膜堆積後でよい）ため
、工程が簡略化できることが挙げられる。

なお本実施例の場合、ゲート電極７及び７７上にはＷＳ
ｉｚが形成されず、ポリシリコンだけでは電極の抵抗が
大きくなるという欠点が起きる。

これに対しては、第５図に示す如く、ポリシリコン上に
あらかじめスパッタリング法によりＷＳｉｚを被着して
おき、ＷＳｉｚとポリシリコンの２層膜を同時加工して
形成したＷＳｉｚ２０／ポリシリコン７（又は７７）の
ゲート電極を用いた構造とすればよい。

また第４図の実施例の方法は、シリサイド化の熱処理時
にＳｉがＷ中を拡散し、５ｉＯｚ側壁上のＷをもシリサ
イド化してしまういわゆるはい上がり現象が起こるとき
には特に有効である。第６図はその場合の例を示したも
ので、ゲート電極７゜７７．７７７の膜厚が薄くしかも
Ｓｉ０ｇ側壁が短くて、はい上がりによりソース、ドレ
インのＷＳｉｚとゲート電極上のＷＳｉｚがつながって
しまう場合である。

第６図Ａに示す如く、全面にＷ２Ｏを被着し加工する。

その後の熱処理によりＷ２Ｏは下地のシリコンまたはポ
リシリコンによりＷＳｉｚに変換されるが、このＷＳｉ
ｚ同志がつながってＳ　ｉ　Ｏｚ側壁１１上のＷも第６
図Ｂに示す如＜　Ｗ　Ｓ　ｉ　ｚに変わる。この場合、
ソース、ドレイン１２．１３とゲート電極７７７の局所
接続の性能自体はこれまでと変わりがない。

さらにまた本発明の他の実施例を第７図により説明する
。第７図もまた本発明をＣＭＯＳ型メモツメモリセルし
た場合の製造方法を示す断面図である。

第７図Ａは第１図の実施例と同様にしてそれぞれＰ−層
及びｎ−層からなるソース、ドレイン領域８，９を形成
した後、全面にＣＶＤによりポリシリコン２１を被着し
た状態を示す。

次に第７図Ｂに示す如く、ポリシリコン２１を選択的に
エツチングして、ソース、ドレイン８゜９上のポリシリ
コン２２のみ残す。この選択エツチングの方法としては
例えば、１９８フインターナシヨナルエレクトロン・デ
バイセズ・ミーティング・テクニカル・ダイジェスト第
３２頁から第３５頁（１９８７Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ　Ｅｌｅｃｔｒｏｎ　ＤｅｖｉｃｅｓＭｅｅｔｉｎ
ｇ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐｐ　３２−
３５　）に論じられているように、ゲート電極７，７７
．７７７中のリンをその上方のポリシリコン中に拡散さ
せ、このリンドープポリシリコンをソース、ドレイン８
．９上のノンドープポリシリコンに対して、プラズマエ
ツチング等で選択的にエツチングすればよい。

以下は第７図Ｃ及び第７図りに示す如く、第１図の実施
例と同様の製造工程を経て、ソース、ドレイン１２．１
３上にポリシリコン２２とＷが反応してできたＷＳｉｚ
２３が、Ｓ　ｉ　Ｏｚ側壁上にはＷが、さらにポリシリ
コンゲート電極７７７上にはＷＳｉｚ１５　　が形成さ
れ、異種導電型層間接続ができる。

本実施例の特徴は、ソース、ドレイン１２゜１３上にポ
リシリコンを利用してＷＳｉｚ２３　　を形成した点に
あり、ソース、ドレインの浅接合化に有利である。

第８図は本発明のさらに他の実施例におけるＣＭＯＳ型
メモツメモリセル工程を示す断面図である。

まず第８図Ａに示す如く、ゲート電極８８゜７７の下部
にはゲート酸化膜を残し、両ウェル間にまたがるゲート
電極８８８，７７７の下部にはゲート酸化膜を除去した
形でゲート電極及び５ｉＯｚ側壁１０，１１を形成し、
さらにソース。

ドレイン１２．１３を設けた後、全面にＷ２Ｏを被着す
る。このとき、ゲート電極８８，８８８゜７７．７７７
はイオン打ち込み等によりドーパントを変え、それぞれ
ゲート電極８８，８８８にはボロンを打ち込んでＰ型ゲ
ート電極となし、ゲート電極７７．７７７にはリンをド
ーピングしてｎ型ゲート電極としている。

次に第８図Ｂに示す如く、アルゴン等の不活性ガス中で
熱処理してソース、ドレイン１２，１３上にＷＳｉｚ１
４　　を、側壁１０．１１上に未反応Ｗ１６，１７を、
さらにゲート電極８８，８８８゜７７．７７７上にＷＳ
ｉｚを形成する。その後、王水処理により側壁１０．１
１上の未反応Ｗ１６゜１７を除去し、第８図Ｃの形状を
作り、最終アニールによりＣＭＯＳ型メモリセルの主要
製造工程を完了する。

本実施例ではソース、ドレイン１２．１３とゲート電極
８８８，７７７の接続はそれぞれ、Ｐ−層８とポリシリ
コンゲート電極８８８からボロンが拡散して形成された
Ｐ土層２４．及びｎ−層９とポリシリコンゲート電極７
７７からリンが拡散して形成されたｎ土層２５で接続さ
れている。ここでゲート電極８８８と７７７の間はＰｎ
接合が形成されるが、ゲート電極上部ＷＳｉｚ１５　に
よってオーミンクな接触は保たれている。このような構
造とすれば、側壁１０．１１上の未反応Ｗはすべて除去
してよく、側壁１１上のＷを残すパターニング工程は不
要であり、ソースドレイン１２゜１３の領域をバターニ
ングのためのマスク合わせ余裕をとることなく小さくで
き、メモリセルのさらなる微細化が可能である。

第９図は９本発明の他の実施例を示すＣＭＯＳ型メモリ
セルの主要製造工程を示す断面図である。

まず第９図に示す如く、第８図の実施例と同様の製造プ
ロセスを経てＷ１９を被着し、ゲート電極８８８．と７
７７の境界上にのみＷ１９を残すよう加工する。その後
、シリサイドの熱処理によりＷ１９をＷＳｉｚ１５　　
に反応せしめる。

本実施例でも、ソース、ドレインとゲート電極の接続は
、Ｐ−！８とＰ土層２４、またはｎ−層９とｎ＋Ｍ２５
によっている。本実施例は第６図の実施例のようなＷＳ
ｉｚの側壁１０，１１へのはい上りが起こる場合の対応
策である。

以上説明した実施例は、拡散障壁としていずれもＷｓｉ
ｚを用いて説明したが、Ｗに他の高融点金属例えばＭｏ
、Ｔａ、Ｔｉ等を添加した合金のシリコンとの反応膜（
シリサイド膜）でもよい。

また以上の実施例では被着するときはＷまたはその合金
であり、シリサイド化は、熱処理とともに自ずと起こる
ものであると見ることもできる。

また以上の実施例は、いずれもＣＭＯＳ型メモリセルを
一例として説明したが、他のＣＭＯ３型装置やバイポー
ラ型装置、または０ＭＯＳとバイポーラ素子を同一基板
上に設けた複合型半導体集積回路装置に適用しても本発
明の効果も奏することができる。

〔発明の効果〕

本発明によれば、Ｗ及びＷを含む合金膜のシリサイドに
より不純物の拡散障壁を形成できるので、異種萬電型層
間に上記シリサイドを介在させればそれぞれのドーピン
グ不純物の相互拡散を阻止でき、各々の層に性能を低下
せしめるＰｎ接合形成を防止できる。また、シリサイド
によってオーミックな接続が可能である。従って異なる
導電型層の間をＡＱのような金属配線層までひき上げる
ことなく微細に接続でき、ひいては半導体集積回路装置
の高集積、高性能化が達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例のＣＭＯＳ型メモリセルの一
断面を製造工程順に示す図、第２図はＣＭＯ３型Ｏ３リ
セル１ビット分の回路構成図、第３図は第１図の方法に
よって製造したＣＭＯＳ型メモリセルの平面パターンの
一例を示す平面図、第４図、第５図、第６図、第７図、
第８図及び第９図は本発明の他の実施例のＣＭＯＳ型メ
モリセルの主要な製造工程を説明する断面図である。 ７．７７．７７７・・・ポリシリコンゲート電極。 １０、　Ｌ　Ｌ−８ｉ　Ｏｚ　ＯＲＮ、　１２．１３−
　ソース、ドレイン領域、１４．１５・・・ＷＳｉｚ、
１６゜第 図 第 図 第 図 ＳＳ 第 図 第 図 第６図 第８図 第７図 第９図

Claims (1)

1. 【特許請求の範囲】 １、一導電型層と該一導電型層と逆の導電型層の間の電
   気的接続において、タングステンとシリコンの反応生成
   物を前記電気的接続材の構成物または構成物の一部とす
   ることを特徴とする２つの導電型層間の電気的接続構造
   。 ２、一導電型層と該一導電型層と逆の導電型層の間にタ
   ングステンとシリコンの反応生成物を介在させることを
   特徴とする２つの導電型層間の電気的接続構造。 ３、基板上の一導電型層と、該一導電型層と絶縁物で隔
   てられた前記一導電型層とは逆の導電型の導電型層と、
   前記一導電型層上のタングステンとシリコンとの反応物
   と、前記逆導電型層上のタングステンとシリコンとの反
   応物と、前記２つのタングステンとシリコンとの反応物
   の間に設けられた導電体を有することを特徴とする局所
   的電気的接続構造。 ４、基板上に複数のＭＯＳ型トランジスタを設け、該Ｍ
   ＯＳ型トランジスタのソース及びドレイン領域のシリコ
   ン表面と、該ＭＯＳ型トランジスタのゲート電極のポリ
   シリコン表面を露出させ、タングステンを被着し、不活
   性ガス中で熱処理し、前記ソース及びドレイン領域上と
   、前記ゲート電極上にタングステンとシリコンとの反応
   生成物を形成し、所定の領域のみマスクして他の未反応
   タングステンを除去する工程を含むことを特徴とする集
   積回路装置の製造方法。 ５、特許請求の範囲第３項記載の局所的電気的接続構造
   を含む６ＭＯＳ型メモリセルからなることを特徴とする
   ＳＲＡＭ集積回路装置。 ６、特許請求の範囲第３項記載の局所的電気的接続構造
   を含むことを特徴とするＣＭＯＳ型集積回路装置。 ７、一導電型層と該一導電型層と逆の導電型層の間の電
   気的接続において、タングステンと他の金属元素とから
   なる合金とシリコンの反応生成物を前記電気的接続材の
   構成物または構成物の一部とすることを特徴とする２つ
   の導電型層間の電気的接続構造。