JPS6127220Y2 - - Google Patents
Info
- Publication number
- JPS6127220Y2 JPS6127220Y2 JP6643781U JP6643781U JPS6127220Y2 JP S6127220 Y2 JPS6127220 Y2 JP S6127220Y2 JP 6643781 U JP6643781 U JP 6643781U JP 6643781 U JP6643781 U JP 6643781U JP S6127220 Y2 JPS6127220 Y2 JP S6127220Y2
- Authority
- JP
- Japan
- Prior art keywords
- control data
- switching means
- bias
- resistor
- resistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Attenuators (AREA)
Description
【考案の詳細な説明】
本考案は信号減衰器に係り、特に信号減衰器中
のＲ−2Rラダー抵抗回路網に所定のバイアス電
圧を与えるバイアス回路に関する。
のＲ−2Rラダー抵抗回路網に所定のバイアス電
圧を与えるバイアス回路に関する。
一般に、デジタルデータにより制御される信号
減衰器は、第１図に示すように、アナログ信号
Sinを入力する入力端子１、バイアス電圧Vbを入
力する入力端子２、コントロールデータ発生回路
３からのデイジタルコントロールデータに応じて
アナログ信号とバイアス電圧とを切換え入力する
アナログスイツチ回路群４、アナログスイツチ回
路群４の出力を入力するＲ−2Rラダー抵抗回路
網５、及び出力端子６より構成されている。
減衰器は、第１図に示すように、アナログ信号
Sinを入力する入力端子１、バイアス電圧Vbを入
力する入力端子２、コントロールデータ発生回路
３からのデイジタルコントロールデータに応じて
アナログ信号とバイアス電圧とを切換え入力する
アナログスイツチ回路群４、アナログスイツチ回
路群４の出力を入力するＲ−2Rラダー抵抗回路
網５、及び出力端子６より構成されている。
この信号減衰器の入力端子２にバイアス電圧を
与えるのに、第２図に示すように電源電圧ＶDDを
抵抗分割し、これをバイアス電圧Vbとして供給
する方法が考えられる。
与えるのに、第２図に示すように電源電圧ＶDDを
抵抗分割し、これをバイアス電圧Vbとして供給
する方法が考えられる。
ところが、この様な方法では、バイアス点はず
れないが、Ｒ対2Rの比がくずれてしまい、出力
が直線とはならない。
れないが、Ｒ対2Rの比がくずれてしまい、出力
が直線とはならない。
又、入力端子２を接地し、入力端子１に第２図
に示すと同様なバイアス回路７を設けると、バイ
アス点がずれ好ましくない。従つて、入力端子２
に所定のバイアス電圧を与えるためには、バイア
ス電圧供給用の定電源を特別に設ける必要があつ
た。
に示すと同様なバイアス回路７を設けると、バイ
アス点がずれ好ましくない。従つて、入力端子２
に所定のバイアス電圧を与えるためには、バイア
ス電圧供給用の定電源を特別に設ける必要があつ
た。
本考案は、斯る点に鑑み、Ｒ−2Rラダー抵抗
回路網に安定したバイアス電圧を自ら供給する新
規な信号減衰器を提供するものである。
回路網に安定したバイアス電圧を自ら供給する新
規な信号減衰器を提供するものである。
以下、本考案の実施例を図面を参照しながら説
明する。
明する。
第３図は、本考案の実施例を示す回路図であ
り、抵抗８及び９はＲ−2Rラダー抵抗回路網を
構成する抵抗である。
り、抵抗８及び９はＲ−2Rラダー抵抗回路網を
構成する抵抗である。
又、抵抗１０，１１はその並列接続抵抗値
ＲＡＲＢ／ＲＡ＋ＲＢが2Rである抵抗であつて、これら
２つの 抵抗１０及び１１にてＲ−2Rラダー抵抗回路網
の入力側抵抗を構成している。そして、抵抗１１
は各々アナログスイツチ１２及び１３を介して、
アナログ信号Sinを入力する入力端子１に接続さ
れている。さらに、抵抗１３はチヤンネルトラン
ジスタ１４を介して電源電圧ＶDDに接続されてお
り、抵抗１２はＮチヤンネルトランジスタ１５を
介して接地電位に接続されている。このＰチヤン
ネルトランジスタ１４のゲートにはアナログスイ
ツチ１２及び１３を制御するコントロールデータ
が印加され、Ｎチヤンネルトランジスタ１５のゲ
ートにはコントロールデータがインバータ１６を
介して印加されている。
ＲＡＲＢ／ＲＡ＋ＲＢが2Rである抵抗であつて、これら
２つの 抵抗１０及び１１にてＲ−2Rラダー抵抗回路網
の入力側抵抗を構成している。そして、抵抗１１
は各々アナログスイツチ１２及び１３を介して、
アナログ信号Sinを入力する入力端子１に接続さ
れている。さらに、抵抗１３はチヤンネルトラン
ジスタ１４を介して電源電圧ＶDDに接続されてお
り、抵抗１２はＮチヤンネルトランジスタ１５を
介して接地電位に接続されている。このＰチヤン
ネルトランジスタ１４のゲートにはアナログスイ
ツチ１２及び１３を制御するコントロールデータ
が印加され、Ｎチヤンネルトランジスタ１５のゲ
ートにはコントロールデータがインバータ１６を
介して印加されている。
このため、コントロールデータが「１」となれ
ば、アナログスイツチ１２及び１３がオンし、Ｐ
チヤンネルトランジスタ１４及びＮチヤンネルト
ランジスタ１５はオフするため、アナログ信号
Sinがアナログスイツチ１２及び１３を介して抵
抗回路網に入力される。ロントロールデータが
「０」となれば、Ｐチヤンネルトランジスタ１４
のゲートに「０」が、Ｎチヤンネルトランジスタ
１５のゲートに「１」が印加されるため、両トラ
ンジスタ１４，１５がオンし、アナログスイツチ
１２及び１３がオフする。従つて抵抗回路網には
電源電圧ＶDDが抵抗１０及び１１で分割された電
圧ＲＡ／ＲＡ＋ＲＢＶDDが、バイアス電圧として供給さ
れ ることとなる。
ば、アナログスイツチ１２及び１３がオンし、Ｐ
チヤンネルトランジスタ１４及びＮチヤンネルト
ランジスタ１５はオフするため、アナログ信号
Sinがアナログスイツチ１２及び１３を介して抵
抗回路網に入力される。ロントロールデータが
「０」となれば、Ｐチヤンネルトランジスタ１４
のゲートに「０」が、Ｎチヤンネルトランジスタ
１５のゲートに「１」が印加されるため、両トラ
ンジスタ１４，１５がオンし、アナログスイツチ
１２及び１３がオフする。従つて抵抗回路網には
電源電圧ＶDDが抵抗１０及び１１で分割された電
圧ＲＡ／ＲＡ＋ＲＢＶDDが、バイアス電圧として供給さ
れ ることとなる。
第４図は本考案による信号減衰器の全体を示す
回路図であり、入力端子１７、出力端子１８及び
コントロールデータ発生回路１９は第１図に示す
信号減衰器におけるものと全く同一である。
回路図であり、入力端子１７、出力端子１８及び
コントロールデータ発生回路１９は第１図に示す
信号減衰器におけるものと全く同一である。
尚、本実施例においては、バイアス用のスイツ
チング手段としてＰチヤンネルトランジスタ及び
Ｎチヤンネルトランジスタを用いたが、これらを
アナログスイツチで構成してもよい。
チング手段としてＰチヤンネルトランジスタ及び
Ｎチヤンネルトランジスタを用いたが、これらを
アナログスイツチで構成してもよい。
本考案による信号減衰器は、上述の如く、Ｒ−
2Rラダー抵抗回路網の各ビツト毎にバイアス回
路を有するので、抵抗回路網の特性を変化させる
ことなく、安定したバイアス電圧を得ることがで
きる。
2Rラダー抵抗回路網の各ビツト毎にバイアス回
路を有するので、抵抗回路網の特性を変化させる
ことなく、安定したバイアス電圧を得ることがで
きる。
又、バイアス用の電源を必要としないため、単
一の電源で駆動でき、特にカーラジオ等に最適で
あり、実用的価値は高い。
一の電源で駆動でき、特にカーラジオ等に最適で
あり、実用的価値は高い。
第１図はデイジタルコントロールデータにより
制御される一般的な信号減衰器を示す回路図、第
２図は第１図に示す信号減衰器にバイアス電圧を
与える一例を示す回路図、第３図は本考案による
信号減衰器の実施例の要部を示す回路図、第４図
は本考案による信号減衰器の全体を示す回路図で
ある。 主な図番の説明、１，１７……アナログ信号の
入力端子、２……バイアス電圧の入力端子、１
３，１９……コントロールデータ発生回路、４…
…アナログスイツチ回路群、５……Ｒ−2Rラダ
ー抵抗回路網、６，１８……出力端子、７……バ
イアス回路、１２，１３……アナログスイツチ、
１４……Ｐチヤンネルトランジスタ、１５……Ｎ
チヤンネルトランジスタ、１６……インバータ。
制御される一般的な信号減衰器を示す回路図、第
２図は第１図に示す信号減衰器にバイアス電圧を
与える一例を示す回路図、第３図は本考案による
信号減衰器の実施例の要部を示す回路図、第４図
は本考案による信号減衰器の全体を示す回路図で
ある。 主な図番の説明、１，１７……アナログ信号の
入力端子、２……バイアス電圧の入力端子、１
３，１９……コントロールデータ発生回路、４…
…アナログスイツチ回路群、５……Ｒ−2Rラダ
ー抵抗回路網、６，１８……出力端子、７……バ
イアス回路、１２，１３……アナログスイツチ、
１４……Ｐチヤンネルトランジスタ、１５……Ｎ
チヤンネルトランジスタ、１６……インバータ。
Claims (1)
- アナログ信号を入力する入力端子と、並列接続
抵抗値が2Rとなる第１及び第２の抵抗で入力側
抵抗を構成したＲ−2Rラダー抵抗回路網と、該
第１及び第２の抵抗と前記入力端子の間に各々挿
入されコントロールデータにより開閉が制御され
る第１及び第２のスイツチング手段と、前記第１
の抵抗と第１の電位との間に挿入され前記コント
ロールデータに応じて開閉する第１のバイアス用
スイツチング手段と、前記第２の抵抗と第２の電
位との間に挿入され前記コントロールデータに応
じて開閉する第２のバイアス用スイツチング手段
とを有し、前記Ｒ−2Rラダー抵抗回路網に所定
のバイアス電圧を供給するようにしたことを特徴
とする信号減衰器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6643781U JPS6127220Y2 (ja) | 1981-05-07 | 1981-05-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6643781U JPS6127220Y2 (ja) | 1981-05-07 | 1981-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57178720U JPS57178720U (ja) | 1982-11-12 |
| JPS6127220Y2 true JPS6127220Y2 (ja) | 1986-08-14 |
Family
ID=29862477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6643781U Expired JPS6127220Y2 (ja) | 1981-05-07 | 1981-05-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127220Y2 (ja) |
-
1981
- 1981-05-07 JP JP6643781U patent/JPS6127220Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57178720U (ja) | 1982-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4636742A (en) | Constant-current source circuit and differential amplifier using the same | |
| US4558242A (en) | Extended reference range, voltage-mode CMOS D/A converter | |
| US5075677A (en) | Voltage-switching d/a converter using p- and n-channel MOSFETs | |
| US4677323A (en) | Field-effect transistor current switching circuit | |
| US5331322A (en) | Current cell for digital-to-analog converter | |
| JPH0228386A (ja) | 半導体集積回路 | |
| US4045793A (en) | Digital to analog converter | |
| US5235218A (en) | Switching constant current source circuit | |
| JP2933070B2 (ja) | チャ−ジポンプ回路 | |
| JPH01317022A (ja) | 電源切り換え回路 | |
| WO1982002128A1 (en) | Driver circuit having reduced cross-over distortion | |
| US5706006A (en) | Operational amplifier incorporating current matrix type digital-to-analog converter | |
| JPS6127219Y2 (ja) | ||
| US4571509A (en) | Output circuit having decreased interference between output terminals | |
| JPH06260884A (ja) | 半導体集積回路 | |
| JPH06119070A (ja) | 定電流回路 | |
| US5177380A (en) | ECL latch with single-ended and differential inputs | |
| JPH0133974B2 (ja) | ||
| JP2861337B2 (ja) | 定電流制御回路 | |
| JPS596628A (ja) | トライステ−ト論理回路 | |
| JP2727332B2 (ja) | 半導体バイアス回路 | |
| KR100281146B1 (ko) | 씨모스 낸드회로 | |
| JPS593707A (ja) | 録音再生切換装置 | |
| JPH0522148A (ja) | 定電流スイツチ回路及びこれを用いたデイジタル／アナログ変換回路 | |
| KR100239593B1 (ko) | 레벨 조정이 가능한 전류공급회로 |