JPS596628A - トライステ−ト論理回路 - Google Patents
トライステ−ト論理回路Info
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- JPS596628A JPS596628A JP57115488A JP11548882A JPS596628A JP S596628 A JPS596628 A JP S596628A JP 57115488 A JP57115488 A JP 57115488A JP 11548882 A JP11548882 A JP 11548882A JP S596628 A JPS596628 A JP S596628A
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- Japan
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- transistor
- voltage level
- input terminal
- input
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- 238000010586 diagram Methods 0.000 description 12
- 101100110009 Caenorhabditis elegans asd-2 gene Proteins 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はトライステート論理回路に関するものである
。
。
従来のトライステート論理回路を第１＠に示す。
この図において、入力端子１はＰチャネルＭＯ８）ラン
ジスタ２のゲートに接続される１ＰチャネルＭＯ８）ラ
ンジスタ２のソースは電源端子３に接続され、ドレイン
は出力端子４に接続されるとともにＮチャネルＭＯ８）
ランジスタ５のドレインに接続される。入力端子６はＮ
チャネルＭＯ８）ランジスタ５のゲートに接続される。
ジスタ２のゲートに接続される１ＰチャネルＭＯ８）ラ
ンジスタ２のソースは電源端子３に接続され、ドレイン
は出力端子４に接続されるとともにＮチャネルＭＯ８）
ランジスタ５のドレインに接続される。入力端子６はＮ
チャネルＭＯ８）ランジスタ５のゲートに接続される。
ＮチャネルＭＯ８）ランジスタ５のソースは接地される
。
。
このようなトライステート論理回路の動作を説明する。
入力端子１，６に低値電圧レベルが印加されると、Ｐチ
ャネルＭＯ８）ランジスタ２が導通する一方、Ｎチャネ
ルＭＯ８）ランジスタ５が遮断し、出力端子４には高値
電圧レベルが出力される。
ャネルＭＯ８）ランジスタ２が導通する一方、Ｎチャネ
ルＭＯ８）ランジスタ５が遮断し、出力端子４には高値
電圧レベルが出力される。
入力端子１，６に高値電圧レベルが印加されると、Ｐチ
ャネルＭＯ８）ランジスタ２が遮断する一方、Ｎチャネ
ルＭＯ８）ランジスタ５が導通し、出力端子４には低値
電圧レベルが出力される。入力端＋１に高値電圧レベル
、入力端子６に低値電圧レベルが印加されると、Ｐチャ
ネルＭＯ８）う冷スタ２とＮチャネルＭＯ８）ランジス
タ５が共に遮断となシ、出力端子４ｆｉ高インピーダン
ス状態となる。
ャネルＭＯ８）ランジスタ２が遮断する一方、Ｎチャネ
ルＭＯ８）ランジスタ５が導通し、出力端子４には低値
電圧レベルが出力される。入力端＋１に高値電圧レベル
、入力端子６に低値電圧レベルが印加されると、Ｐチャ
ネルＭＯ８）う冷スタ２とＮチャネルＭＯ８）ランジス
タ５が共に遮断となシ、出力端子４ｆｉ高インピーダン
ス状態となる。
しかるに、この回路では、入力端子１に低値電圧レベル
、入力端子６に高値電圧レベルが印加されると、Ｐチャ
ネルＭＯ８）ランジスタ２とＮチャネルＭＯＳ）ランジ
スタ５が共に導通し貫通電流が流れ消費電力が大きいと
いう欠点があった。また、高値電圧レベル、低イＩＩＬ
電圧レベル、高インピーダンスの３値のみを出力したい
場合は、入力端子１に低値電圧レベル、入力端子６に高
値電圧レベルが印加されるのを禁止するという制限が必
要である。
、入力端子６に高値電圧レベルが印加されると、Ｐチャ
ネルＭＯ８）ランジスタ２とＮチャネルＭＯＳ）ランジ
スタ５が共に導通し貫通電流が流れ消費電力が大きいと
いう欠点があった。また、高値電圧レベル、低イＩＩＬ
電圧レベル、高インピーダンスの３値のみを出力したい
場合は、入力端子１に低値電圧レベル、入力端子６に高
値電圧レベルが印加されるのを禁止するという制限が必
要である。
この発明は上記の点に鑑みなされたもので、入力条件に
制限がなくなり、しかも賞通電＃Ｌを防止できるトライ
ステート論理回路を提供することを目的とする。
制限がなくなり、しかも賞通電＃Ｌを防止できるトライ
ステート論理回路を提供することを目的とする。
以下この発明の実施例を図面を参照して説明する。
第２図はこの発明の第１の実施例を示す回路図である。
この図において、１１はＰチャネルＭＯｓトランジスタ
、１２は同ＰチャネルＭＯＳトランジスタ、１３はＮチ
ャネルＭＯＳ）ランジスタ、１４は同ＮチャネルＭｓｓ
）ランジスタであシ、これらＭＯＳ ）ランジスタ１
１〜１４は、これらの順で電源端子１５（電源の一極）
と接地（を源の他極）間に直列接続される。そして、こ
の直列回路は中点、つまシＰチャネルＭＯ８）ランジス
タ１２のドレインとＮチャネルＭＯＳトランジスタ１３
０ドレインとの接続点が出力端子１６に接続される。ま
た、ＰチャネルＭＯ８１−ランンスタ１１のゲートとＮ
チャネルＭＯＳトランジスタ１３のゲートが共通に第１
の入力端子１７に接続され、ＰチャネルＭＯＳトランジ
スタ１２のゲートとＮチャネルＭＯＳ ）ランジスタ１
４のゲートが共通に第２の入力端子１８に接続される。
、１２は同ＰチャネルＭＯＳトランジスタ、１３はＮチ
ャネルＭＯＳ）ランジスタ、１４は同ＮチャネルＭｓｓ
）ランジスタであシ、これらＭＯＳ ）ランジスタ１
１〜１４は、これらの順で電源端子１５（電源の一極）
と接地（を源の他極）間に直列接続される。そして、こ
の直列回路は中点、つまシＰチャネルＭＯ８）ランジス
タ１２のドレインとＮチャネルＭＯＳトランジスタ１３
０ドレインとの接続点が出力端子１６に接続される。ま
た、ＰチャネルＭＯ８１−ランンスタ１１のゲートとＮ
チャネルＭＯＳトランジスタ１３のゲートが共通に第１
の入力端子１７に接続され、ＰチャネルＭＯＳトランジ
スタ１２のゲートとＮチャネルＭＯＳ ）ランジスタ１
４のゲートが共通に第２の入力端子１８に接続される。
この回路の動作を説明する。第１および第２の入力端子
１７．１８に低値電圧レベル（ＸＸＬ ／／レベル）が
印加されると、ＰチャネルＭＯ８）ランジスタ１１．１
２が尋通する一方、ＮチャネルＭＯＳ）ランジスタ１３
．１４が遮断し、出力端子１６は高値電圧レベル（ゝＨ
〃レベル）となる。第１の入力端子１７に低値電圧レベ
ル（ゝＬ〃レベル）、第２の入力端子１８に高値電圧レ
ベル（Ｓ ｉ（／／レベル）が印加されると、Ｐチャネ
ルＭＯ８）ランジスタ１１とＮチャネルＭＯＳトランジ
スタ１４が導通する一方、ＰチャネルＭＯ８ｌ−ランジ
スタ１２とＮチャネルＭＯＳ ）ランジスタ１３が遮断
し７、出力端子１６は高インピーダンス（Ｉ（ｉＺ）と
なる。第１の入力端子１７に高値電圧レベル（兎ＨＷレ
ベル）、第２の入力端子１８に低値電圧レベルが印加さ
れると、ＰチャネルＭＯ８）ランジスタ１１とＮチャネ
ルＭＯＳトランジスタ１４がｆＶｑ断する一方、Ｐチャ
ネルＭＯＳトランジスタ１２とＮチャネルＭＯＳ ）ラ
ンジスタ１３が尋通し、出力端子１６は高インピーダン
ス（ＨｉＺ）となる１、第１の入力端子１７と第２の入
力端子１８に高値電圧レベル（１Ｈ〃レベル）が印加さ
ねると、ＰチャネルＭＯ８）ランジスタ１１゜１２が遮
断する一方、ＮチャネルＭＯＳトランジスタ１３．１４
が導通し、出力端子１６は低値電圧レベルＣＬ〃レベル
）となる、以上の動作ヲマトめて第３図の真理値図に示
す。
１７．１８に低値電圧レベル（ＸＸＬ ／／レベル）が
印加されると、ＰチャネルＭＯ８）ランジスタ１１．１
２が尋通する一方、ＮチャネルＭＯＳ）ランジスタ１３
．１４が遮断し、出力端子１６は高値電圧レベル（ゝＨ
〃レベル）となる。第１の入力端子１７に低値電圧レベ
ル（ゝＬ〃レベル）、第２の入力端子１８に高値電圧レ
ベル（Ｓ ｉ（／／レベル）が印加されると、Ｐチャネ
ルＭＯ８）ランジスタ１１とＮチャネルＭＯＳトランジ
スタ１４が導通する一方、ＰチャネルＭＯ８ｌ−ランジ
スタ１２とＮチャネルＭＯＳ ）ランジスタ１３が遮断
し７、出力端子１６は高インピーダンス（Ｉ（ｉＺ）と
なる。第１の入力端子１７に高値電圧レベル（兎ＨＷレ
ベル）、第２の入力端子１８に低値電圧レベルが印加さ
れると、ＰチャネルＭＯ８）ランジスタ１１とＮチャネ
ルＭＯＳトランジスタ１４がｆＶｑ断する一方、Ｐチャ
ネルＭＯＳトランジスタ１２とＮチャネルＭＯＳ ）ラ
ンジスタ１３が尋通し、出力端子１６は高インピーダン
ス（ＨｉＺ）となる１、第１の入力端子１７と第２の入
力端子１８に高値電圧レベル（１Ｈ〃レベル）が印加さ
ねると、ＰチャネルＭＯ８）ランジスタ１１゜１２が遮
断する一方、ＮチャネルＭＯＳトランジスタ１３．１４
が導通し、出力端子１６は低値電圧レベルＣＬ〃レベル
）となる、以上の動作ヲマトめて第３図の真理値図に示
す。
以上の訝、明から明らかなように、第１の実施例では、
高値電圧レベルあるいは低値電圧レベルのいかなる組合
せの入力信号に対しても高値電圧レベル、低値電圧レベ
ル、高インピーダンスの３値出力となる。したがって、
入力条件に制限がなくなる１、また、いかなる組合せの
入力信号に対してもすべてのＭＯＳ ）ランジスタ１１
〜１４が同時に導通することがないので、貫通電流を防
止することができる。
高値電圧レベルあるいは低値電圧レベルのいかなる組合
せの入力信号に対しても高値電圧レベル、低値電圧レベ
ル、高インピーダンスの３値出力となる。したがって、
入力条件に制限がなくなる１、また、いかなる組合せの
入力信号に対してもすべてのＭＯＳ ）ランジスタ１１
〜１４が同時に導通することがないので、貫通電流を防
止することができる。
第４図はこの発明の第２の実施例を示す回路図である１
、この第２の実施例においては、ＰチャネルＭＯ８）う
／ラスタ１１のゲートとＮチャネルＭＯＳトランジスタ
１４のゲートが共通に第１の入力端子１７に接続される
一方、ＰチャネルＭＯ８）ランジスタ１２のゲートとＮ
チャネルＭＯＳ）ランジスタ１３のゲートが共通に第２
の入力端子１８に接続される。その他は第１の実施例と
同一である。
、この第２の実施例においては、ＰチャネルＭＯ８）う
／ラスタ１１のゲートとＮチャネルＭＯＳトランジスタ
１４のゲートが共通に第１の入力端子１７に接続される
一方、ＰチャネルＭＯ８）ランジスタ１２のゲートとＮ
チャネルＭＯＳ）ランジスタ１３のゲートが共通に第２
の入力端子１８に接続される。その他は第１の実施例と
同一である。
この第２の実施例の動作を説明する９、第１および第２
の入力端子１７．１８に低値電圧レベルが印加されると
、ＰチャネルＭＯ８）ランジスタ１１゜１２が導通する
一方、ＮチャネルＭＯＳ）ランジスタ１３．１４が遮断
し、出力端子１６は高値電圧レベルとなる。第１の入力
端子１７に低値電圧レベル、第２の入力端子１８に高値
電圧レベルが印加されると、ＰチャネルＭＯＳトランジ
スタＩＩとＮチャネルＭＯ８）ランジスタ１３が導通す
る一方、ＰチャネルＭＯＳトランジスタ１２とＮチャネ
ルＭＯＳトランジスタ１４が遮断し、出力端子１６は高
インピーダンスとなる１、第１の入力端子１７に高値電
圧レベル、第２の入力端子１８に低値電圧レベルが印加
されると、■）チャネルＭＯ８）ランジスタ１１とＮチ
ャネルＭＯ８トランジスタ１３が遮断する一方、Ｐチャ
ネルＭＯ８）ランジスタ１２とＮチャネルＭＯ８）ラン
ジスタ１４が導通し、出力端子１６は高インピーダンス
となる。第１の入力端子１７と第２の入力端子１８に高
値電圧レベルが印加されると、ＰチャネルＭＯ８）ラン
ジスタ１１゜１２が遮断する一力、ＮチャネルＭＯ８）
ランジスタ１３．１４が導通し、出力端子１６は低値電
圧レベルとなる。
の入力端子１７．１８に低値電圧レベルが印加されると
、ＰチャネルＭＯ８）ランジスタ１１゜１２が導通する
一方、ＮチャネルＭＯＳ）ランジスタ１３．１４が遮断
し、出力端子１６は高値電圧レベルとなる。第１の入力
端子１７に低値電圧レベル、第２の入力端子１８に高値
電圧レベルが印加されると、ＰチャネルＭＯＳトランジ
スタＩＩとＮチャネルＭＯ８）ランジスタ１３が導通す
る一方、ＰチャネルＭＯＳトランジスタ１２とＮチャネ
ルＭＯＳトランジスタ１４が遮断し、出力端子１６は高
インピーダンスとなる１、第１の入力端子１７に高値電
圧レベル、第２の入力端子１８に低値電圧レベルが印加
されると、■）チャネルＭＯ８）ランジスタ１１とＮチ
ャネルＭＯ８トランジスタ１３が遮断する一方、Ｐチャ
ネルＭＯ８）ランジスタ１２とＮチャネルＭＯ８）ラン
ジスタ１４が導通し、出力端子１６は高インピーダンス
となる。第１の入力端子１７と第２の入力端子１８に高
値電圧レベルが印加されると、ＰチャネルＭＯ８）ラン
ジスタ１１゜１２が遮断する一力、ＮチャネルＭＯ８）
ランジスタ１３．１４が導通し、出力端子１６は低値電
圧レベルとなる。
すなわち、第２の実施例においても、入出力特性は第３
図に示した真理値図の通りとなり、第１の実施例と同一
の効果を得ることができる。
図に示した真理値図の通りとなり、第１の実施例と同一
の効果を得ることができる。
第５図はこの発明の第３の実施例を示す回路図である。
この第３の実施例においては、Ｐ゛チヤネルＭＯ８）ラ
ンジスタ１１、ＮチャネルＭＯＳトランジスタ１３、Ｐ
チャネルＭＯＳトランジスタ１２、ＮチャネルＭＯ８）
ランジスタ１４の順にこれらのＭＯＳトランジスタ１１
〜１４が電源端子１５と接地間に直列接続される。そし
て、この直列回路の中点、つまりＮチャネルＭＯ８）ラ
ンジスタ１３のソースとＰチャネルＭＯ８）ランジスタ
１２のソースとの接続点が出力端子１６に接続される。
ンジスタ１１、ＮチャネルＭＯＳトランジスタ１３、Ｐ
チャネルＭＯＳトランジスタ１２、ＮチャネルＭＯ８）
ランジスタ１４の順にこれらのＭＯＳトランジスタ１１
〜１４が電源端子１５と接地間に直列接続される。そし
て、この直列回路の中点、つまりＮチャネルＭＯ８）ラ
ンジスタ１３のソースとＰチャネルＭＯ８）ランジスタ
１２のソースとの接続点が出力端子１６に接続される。
さらに、ＰチャネルＭＯ８）ランジスタ１１のゲートと
ＮチャネルＭＯ８）ランジスタ１４のゲートが第１の入
力端子１７に接続される一方、ＮチャネルＭＯＳトラン
ジスタ１３のゲートとＰチャネルＭＯ８）ランジスタ１
２のゲートが第２の入力端子１８に接続される。
ＮチャネルＭＯ８）ランジスタ１４のゲートが第１の入
力端子１７に接続される一方、ＮチャネルＭＯＳトラン
ジスタ１３のゲートとＰチャネルＭＯ８）ランジスタ１
２のゲートが第２の入力端子１８に接続される。
この第３の実施例の動作を説明する。第１および第２の
入力端子１７．１８に低値電圧レベルが印加されると、
ＰチャネルＭＯＳトランジスタ１１゜１２が導通する一
方、ＮチャネルＭＯ８）ランジスタ１３．１４が遮断し
、出力端子１６は高インピーダンスとなる。第１の入力
端子１７に低値電圧レベル、第２の入力端子１８に高値
電圧レベルが印加されると、ＰチャネルＭＯ８トランジ
スタ１１とへチャネルＭＯ８）ランジスタ１３が導通す
る一方、ＰチャネルＭＯ８）ランジスタ１２とＮチャネ
ルＭＯ８）ランジスタ１４が遮断し、出力端子１６は高
値電圧レベルとなる。第１の入力端子１７に高値電圧レ
ベル、第２の入力端子１８に低値電圧レベルが印加され
ると、ＰチャネルＭＯ８）ランジスタ１１とＮチャネル
ＭＯ８）ランジスタ１３が遮断する一方、ＰチャネルＭ
Ｏ８）ランジスタ１２とＮチャネルＭＯ８）ランジスタ
１４が導通し、出力端子１６は低値電圧レベルとなる。
入力端子１７．１８に低値電圧レベルが印加されると、
ＰチャネルＭＯＳトランジスタ１１゜１２が導通する一
方、ＮチャネルＭＯ８）ランジスタ１３．１４が遮断し
、出力端子１６は高インピーダンスとなる。第１の入力
端子１７に低値電圧レベル、第２の入力端子１８に高値
電圧レベルが印加されると、ＰチャネルＭＯ８トランジ
スタ１１とへチャネルＭＯ８）ランジスタ１３が導通す
る一方、ＰチャネルＭＯ８）ランジスタ１２とＮチャネ
ルＭＯ８）ランジスタ１４が遮断し、出力端子１６は高
値電圧レベルとなる。第１の入力端子１７に高値電圧レ
ベル、第２の入力端子１８に低値電圧レベルが印加され
ると、ＰチャネルＭＯ８）ランジスタ１１とＮチャネル
ＭＯ８）ランジスタ１３が遮断する一方、ＰチャネルＭ
Ｏ８）ランジスタ１２とＮチャネルＭＯ８）ランジスタ
１４が導通し、出力端子１６は低値電圧レベルとなる。
第１の入力端子１７と第２の入力端子１８に高値電圧レ
ベルが印加されると、ＰチャネルＭＯ８）ランジスタ１
１゜１２が遮断する一方、ＮチャネルＭＯ８）ランジス
タ１３．１４が導通し、出力端子１６は高インピーダン
スとなる。以上の動作をまとめて第６図の真理値図に示
す。
ベルが印加されると、ＰチャネルＭＯ８）ランジスタ１
１゜１２が遮断する一方、ＮチャネルＭＯ８）ランジス
タ１３．１４が導通し、出力端子１６は高インピーダン
スとなる。以上の動作をまとめて第６図の真理値図に示
す。
したがって、この第３の実施例においても、入力条件に
制限がなくなり、しかもすべてのＭＯＳ トランジスタ
１１〜１４が同時に導通することがないので貫通電流を
防止することができる。
制限がなくなり、しかもすべてのＭＯＳ トランジスタ
１１〜１４が同時に導通することがないので貫通電流を
防止することができる。
なお、実施例は単に一例にすぎず、その他種々の変形例
が容易に考えられる。たとえば、第１の実施例および第
２の実施例においてＰチャネルＭＯ８）ランジスタとＮ
チャネルＭＯＳトランジスタの位置を入れ代えたり、第
３の実施例におけるＭＯＳトランジスタの接続を、電源
端子１５側からＮチャネル、Ｐチャネル、Ｎチャネル、
Ｐチャネルとすることができる。
が容易に考えられる。たとえば、第１の実施例および第
２の実施例においてＰチャネルＭＯ８）ランジスタとＮ
チャネルＭＯＳトランジスタの位置を入れ代えたり、第
３の実施例におけるＭＯＳトランジスタの接続を、電源
端子１５側からＮチャネル、Ｐチャネル、Ｎチャネル、
Ｐチャネルとすることができる。
要するに、この発明のトライステート論理回路において
は、各々２個のＰチャネルＭＯ８）ランジスタとＮチャ
ネルＭＯ８）ランジスタとを任意の順序で電源の両極間
に直列接続し、その直列回路の中点を出力とする一方、
この中点と電源の各極間に接続された各々１つの互いに
反対チャネルのＩνＤｓトランジスタのゲートを共通接
続して第１の入力とし、さらに残シの一対のＭＯＳトラ
ンジスタのゲ−トを共通に接続して第２の入力とする。
は、各々２個のＰチャネルＭＯ８）ランジスタとＮチャ
ネルＭＯ８）ランジスタとを任意の順序で電源の両極間
に直列接続し、その直列回路の中点を出力とする一方、
この中点と電源の各極間に接続された各々１つの互いに
反対チャネルのＩνＤｓトランジスタのゲートを共通接
続して第１の入力とし、さらに残シの一対のＭＯＳトラ
ンジスタのゲ−トを共通に接続して第２の入力とする。
これにより、入力条件の制限をなくし、しかも貫通電流
（過大電流）を防止できる。
（過大電流）を防止できる。
第１図は従来のトライステート論理回路金示す回路図、
第２図はこの発明のトライステート論理回路の第１の実
施例を示す回路図、第３図は第１の実施例の動作を丑と
めた真理値図、第４図はこの発明の第２の実施例を示す
回路図、第５図はこの発明の第３の実施例を示す回路図
、第６図は第３の実施例の動作を“止とめた真理値図で
ある。 １１．１２・・ＰチャネルＭＯＳトランジスタ、１３゜
１４・・・ＮチャネルＭＯ８＋・う／ジスタ、１５・・
・電源端子、１６・・・出力端子、１７・・・第１の入
力端子、１８・・・第２の入力端子。 第１図 第３図 第４図 第６図 （４５−
第２図はこの発明のトライステート論理回路の第１の実
施例を示す回路図、第３図は第１の実施例の動作を丑と
めた真理値図、第４図はこの発明の第２の実施例を示す
回路図、第５図はこの発明の第３の実施例を示す回路図
、第６図は第３の実施例の動作を“止とめた真理値図で
ある。 １１．１２・・ＰチャネルＭＯＳトランジスタ、１３゜
１４・・・ＮチャネルＭＯ８＋・う／ジスタ、１５・・
・電源端子、１６・・・出力端子、１７・・・第１の入
力端子、１８・・・第２の入力端子。 第１図 第３図 第４図 第６図 （４５−
Claims (1)
- 各々２個のＰチャネルＭＯ８）ランジスタとＮチャネル
ＭＯ８）ランジスタとを任意の順序で電源の両極間に直
列接続し、その直列回路の中点を出力とする一方、この
中点と電源の各極間に接続された各々１つの互いに反対
チャネルのＭＯＳ ）ランジスタのグー）１−共通ＶＣ
接続して第１の入力とし、さらに残シの一対のＭＯＳト
ランジスタのゲートを共通に接続して第２の入力とした
トライステート論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115488A JPS596628A (ja) | 1982-07-05 | 1982-07-05 | トライステ−ト論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115488A JPS596628A (ja) | 1982-07-05 | 1982-07-05 | トライステ−ト論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596628A true JPS596628A (ja) | 1984-01-13 |
Family
ID=14663755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115488A Pending JPS596628A (ja) | 1982-07-05 | 1982-07-05 | トライステ−ト論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596628A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294931A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体装置およびデ−タ伝送路 |
| JPS61294932A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体装置およびデ−タ伝送路 |
| JP2011139423A (ja) * | 2009-12-04 | 2011-07-14 | Fuji Electric Co Ltd | レベルシフト回路 |
| JP2019208285A (ja) * | 2003-02-12 | 2019-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1982
- 1982-07-05 JP JP57115488A patent/JPS596628A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294931A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体装置およびデ−タ伝送路 |
| JPS61294932A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体装置およびデ−タ伝送路 |
| JP2019208285A (ja) * | 2003-02-12 | 2019-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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