JPS61276375A - 集積回路ｅｅｐｒｏｍセルおよびその製作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ １、発明の分野 この発明は一般に、集積回路メモリ素子に関するもので
あって、特に、改良された電気的にイレイザブルでプロ
グラマブルなリードオンリメモリ（ＥＥＰＲＯＭ）セル
およびそれらめ製作方法に関するものである。

２、関連技術分野の説明 メモリ型の集積回路の進展の間、リプログラマブルセル
の必要性が顕著となった。この必要を満たすようになっ
たのは集積回路素子の１つがＥＥＰＲＯＭセルである。

ＥＥＰＲＯＭセルの型の１つは一般に「トンネリングＪ
　ＥＥＰＲＯＭで周知であり、そのようなメモリ素子の
単純化された断面図は第１ａ図（第１図のＡ−Ａ一部分
に沿ってとられる）に示される。素子はドープしたサブ
ストレート１（Ｉの内部および上部に作られる。基本的
には、ＥＥＰＲＯＭはデータビットをストアするために
用いられるセルのＥＦＲＯＭ部分である浮動ゲートの電
界効果トランジスタ（ＦＥＴ）と、隣接した選択ＦＥＴ
とを有する。［トンネリングＪ　ＦＥＴ　ｒメモリ」は
そのドレイン領域２０−を接続領域２３′（これもまた
選択ＦＥＴのドレイン領域である）に結合することによ
って、そのようにストアされたビットを読出すためにア
クセスが可能である。

選択ゲート２４−に電荷を与えることによって、選択Ｆ
ＥＴの空間電荷層チャネル２６゛は導通し始め、それに
よってドレイン２０′をコンタクト２３゛に結合させる
。

Ｅ　Ｅ　Ｐ　ＲＯＭのこの型はトンネリングＦＥＴの薄
い酸化物層１２′を通る可逆電子トンネリングを利用し
、デジタル情報のビットを表わす電荷がストアされ、そ
して浮動ゲート１４′から消去されることを可能にする
。電子トンネリングは、浮動ゲートをプログラムしたり
消去したりするために、制御ゲート１８′と浮動ゲート
１４−との静電結合を用いて制御される。電子トンネリ
ング機構を誘導するのにわずかの電圧で済むように結合
比（すなわち、インターゲート容量／トンネル酸化物容
量）を改良することが有利である。

ＥＥＰＲＯＭセルの１つの欠点はこの構造が比較的大き
な集積回路構成要素であることである。

接続接合領域２８′は選択トランジスタをセルのトンネ
リング区域に接続させる。先行技術の構造のこれらの領
域は接続接合領域だけでなく、ＥＰＲＯＭ　　ＦＥＴチ
ャネル２１′およびトンネル酸化物層１２′の下のトン
ネル窓（マスク２′で示される）もまた規定する。製作
中の整列はきわどい段階である。マスク１−は接続接合
領域の位置および長さ寸法を表わし、マスク２゛はトン
ネリング領域（すなわち、トンネリング「窓」）を表わ
す。典型的なアレイでは、２つのセルが各々コンタクト
２３．２３′を共有し、すなわち、第１図および第２図
において、示されるセルの各々に隣接するミラー像が存
在する。先行技術において、１つのセルあたりの接続接
合領域の合計の長さは比較的大きい（実際の長さは設計
規定に依存する）第１図に示されるように、現在の技術
分野での典型的なセルは幅、すなわちＸ′の寸法、そし
て長さ、すなわちｙ゛の寸法を有し、これは比較的広い
表面面積の縦横比、ｙ　−／　ｘ−をもたらす。

それゆえ、単一の集積回路ダイス上のそのようなセルの
アレイおよびそれらの補足物の数は厳しく制限されてい
る。

これゆえ、いかなる効果も損失することなく、そして好
ましくは一方で動作特性を改良しなからＥＥＰＲＯＭセ
ルのサイズを縮める必要がある。

［発明の要約コ この発明の主たる目的は、減少した縦横比で縮小した素
子のジオメトリを有する、改良されたＥＥＰＲＯＭセル
を提供することである。

この発明の目的は、ＦＥＴが自己整列したトンネリング
メモリのトンネル接合領域とチャネル領域とを存するＥ
ＥＰＲＯＭセルを製作する方法を提供することである。

この発明の別の目的は、現状の技術のリトグラフ技術に
おける改良によって、さらなる縮小に適したレイアウト
構造を有する改良されたＥＥＰＲＯＭセルを提供するこ
とである。

この発明のさらに別の目的は、素子の欠点を減じる一方
、より小さなＥＥＰＲＯＭセルを製作する方法を提供す
ることで、こうして高い製造の歩留りが得られる。

この発明のさらに別の目的は、改良された結合比を有す
るＥＥＰＲＯＭセルを提供することである。

その広い局面において、この発明はトンネリングＦＥＴ
と、隣接する選択ＦＥＴと、単一の接続接合領域と、別
個のトンネリング接合領域とを有する改良された集積回
路Ｅ　Ｅ　Ｐ　ＲＯＭセルを提供する。前記接続接合領
域および前記トンネリングＦＥＴのトンネリング接合領
域は重なる。前記セルの全体の長さとセルの表面積縦横
比は減じられる。

この発明のその他の目的、特徴および利点が以下の詳細
の説明と添付の図面を考慮するとより明らかとなり、そ
こでは同じ参照表示がすべての図を通して同じ特徴を表
わす。

［発明の詳細な説明］ この発明の特定な実施例を詳細に参照すると、これはこ
の発明を実施するために発明者によって現在企画される
最善の方法を例示する。代わりの実施例もまた、簡単に
説明される。この発明に参照された図面は特別に記述さ
れているところを除いて、一定の比で描かれていないこ
とを理解するべきである。さらに、図面はこの発明に従
って製作される集積回路の一部分のみを例示することが
意図される。

この発明は一般に第２図および第７図に示されるように
ＥＥＰＲＯＭセルである。上部表面１１を有する第１の
導電性型のサブストレート１０がある。第２の導電性型
のトンキリングＦＥＴソース領域２２は前記サブストレ
ート１０の前記表面１１の第１の区域に埋設される。前
記第２の導電性型のトンキリングＦＥＴドレイン領域２
０は前記第１の区域から離れて、前記サブストレート表
面１１の第２の区域に埋設される。前記サブストレート
の第３の区域のトンキリングＦＥＴチャネル領域は第１
と第２の区域の間に存在する。浮動ゲート１４はトンキ
リングＦＥＴチャネル領域の上に重なる。侵入型（１ｎ
ｔｃｒｓｔｉｔｉａｌ）のトンネル層１２は浮動ゲート
１４の下部の表面と前記トンキリングＦＥＴチャネル領
域の間に置かれる。制御ゲート１８は浮動ゲート１４の
上に重なる。

選択ゲート２４は浮動ゲート１４から間をあけて隣りに
あり、トンキリングＦＥＴドレイン領域２０の隣りのサ
ブストレート表面１１の上に宙なる。選択トランジスタ
ドレイン領域２３はサブストレート表面１１の第４の区
域に、トンキリングＦＥＴドレイン領域２０から間をあ
けて隣りに、そして前記トンキリングＦＥＴチャネル領
域の末端に位置決めされる。選択トランジスタチャネル
領域２６は、選択ＦＥＴソース領域としてもまた作用す
るトンキリングＦＥＴドレイン領域２０とともに、選択
ゲート２４の下の前記サブストレート１０の前記表面１
１で形成される。

第２の導電性型の接続接合領域２８はサブストレート表
面１１に埋設されて存在し、選択ゲート２４と浮動ゲー
ト１４の間の前記空間の部分の下およびトンネル誘電体
層１２の下に存在する。前記第２の導電性型のトンネル
接合領域３２はトンネル誘電体層１２の下に存在するサ
ブストレート１０の第３の区域に埋設される。セルの全
体のサイズを縮めるために、セルの長さくｙ）は第２図
および第２ａ図の参照のマスク１およびマスク２によっ
て示されるように、トンネル接合領域３２と接続領域２
０を重ねることによって減じられる。

セルの性能を最適化するために、セルの区域の全体の減
少を維持する一方、縦横比はセルの幅（ｘ）を増加させ
ることによってもまた減じられることができる。

第３図を参照すると、基本の工程は集積回路サブストレ
ート１０を規定するシリコンウェハで始まる。そのよう
なウェハは市場で入手可能である。

サブストレートはこの例示の実施例ではＰ型である第１
の導電性型を有するように軽くドープされる。この発明
のＰ型またはＮ型のものを製作する工程で用いられるよ
うな一般の技術の詳細は、技術分野において周知である
。多くの古典的なテキストはそのような詳細を公開する
。たとえば、ＦａｉｒｃｈＬｌｄ　　Ｃｏｒｐｏｒａｔ
ｉｏｎによるＲｅ５ｔｏｎ　　ＰｕｂｌｉｓｈｉｎｇＣ
ｏｍｐａｎｙ、Ｉｎｃ、出版の、著作権１９７９、　　
ｒｓｅｍｉｃｏｎｄｕｃｔｏｒ　　＆　　Ｉｎｔｅｇｒ
ａｔｅｄ　　Ｃ１ｒｃｕｉｔＰａｂｒｉｃａｔＩｏｎ　
ＴｅｃｈｎｌｑｕｅｓＪを参照されたい。さらに、個々
の工程は一般に入手可能な集積回路製作機械を用いて実
施できる。

°前接続注入層壁、すなわち「パッド」層３４はサブス
トレート１０の上部表面１１上に形成される。典型的に
は、厚みが約５０から３００オングストロームの二酸化
シリコンの薄い層がサブストレート表面１１上で成長し
てこの前接続注入層３４を形成する。この層３４は製作
の接続接合注入工程の間、サブストレート１０で活性素
子領域である、またはそうなるはずものを保護するため
に用いられる。

次に、フォトレジストのマスク３６は層３４の表面３８
上に形成され、これは接続領域注入がサブストレート１
０でなされるようにアパーチャ４０を有する。矢印４２
によって示されるイオンは、サブストレート１０が第２
の導電性型、すなわちＮ型の領域を有するようにし、こ
れから形成されるべき選択ＦＥＴとトンネリングＦＥＴ
の間の接続接合ととるなように、アパーチャ４０の下の
サブストレート１０のマスクで規定された区域に導入さ
れる。一般に、ＮチャネルＭＯＳ方法における砒素のよ
うなイオン注入はこの工程に用いられ得る。正確な投与
量はこれから形成されるべきゲートの誘電体層４４の所
望の厚みによって決定され、その添加はセル動作のすべ
ての段階の間、接続領域の表面欠乏を避けるのに十分で
なければならない。イオンボンバードの完成で、マスク
３６によっては保護されないサブストレート１０の表面
１１の下の区域は第４図で示されるようにドープされて
、Ｎ型導電性接続接合２８を形成している。

マスク３６は次に除去される。浮動ゲート誘電体層４４
はサブストレート１０の表面１１上に形成される。これ
は一般に約１００から５００オングストロームまでの範
囲を有する厚みにまで熱的に成長される二酸化シリコン
層である。フォトレジストの別のマスク４６はゲート誘
電体層４４の表面４８上に形成される。このマスク４６
はアパーチャ５０を有し、ここではサブストレート１０
のトンネリング接合領域が形成されることになっている
。５２で示される矢印によって示される別のイオンボン
バードが行なわれる。再び、サブネトレートが別のＮ型
領域を有するようにさせる、砒素等のイオンが注入され
る。このドープ投与量は前の接続接合注入とほぼ同じオ
ーダである。この注入が終わると、マスク４６によって
保護されないサブストレート表面１１の下の区域は第５
図に示されるようにドープきれてＮ型導電性トンネリン
グ接合３２を形成している。

それぞれ第１図と第２図および第１ａ図と第２ａ図の間
でよく示されるように、先行技術の構造との比較に注目
することが重要である。第１図と第１ａ図でわかるよう
に、先行技術の接続接合領域２８′はマスク１゛で示さ
れるサブストレート１０゛のＮ型領域であり、トンネリ
ング接合領域１２−はマスク２′で示されるサブストレ
ート１０′のＮ型領域のその部分である。第１図および
第２図で示されるように、間隔ｙ１はこの発明でなくさ
れる。この結果、ｙ″−ｙｌに等しい、より少ない寸法
ｙがもたらされる。これは第２ａ図および第５図に示さ
れるように、トンネリング接合領域３２と接続接合領域
２８との新規の重なるレイアウトから生ずる意義深い現
象である。

再び第５図を参照すると、ゲート誘電体層４４はアパー
チャ５０内の、すなわちトンネル接合注入区域３２の上
のサブストレート表面１１を取り除くために食刻される
。フォトレジスト層４６は次に取り除かれる。薄膜トン
ネリング層１２はトンネル接合区域３２の上に形成され
る。

゛薄いトンネリング誘電体層１２はトンネリング接合区
域３２およびこれから形成されるべき上に重なる浮動ゲ
ートに自己整列されてきたことによく注目されたい。

浮動ゲート１４は高導電性の材料、典型的にはＮ型のド
ープされた多結晶シリコンの層を形成することによって
この自己整列を有して形成され、たとえば約１０００か
ら７０００オングストロームまでの厚みが現在の技術分
野に従って用いられ得る。従来の薄膜、フォトマスク、
および食刻技術が次に浮動ゲート１４のジオメトリ−を
規定するために用いられ、トンネリング層１２と隣接し
た浮動ゲート誘電体層４４の両方を覆う。従来の熱酸化
または薄膜技術を用いて、インターポリシリコン層１６
が浮動ゲート１４およびサブストレート表面１１の上部
に形成される。選択ゲート誘電体５２もまたこの工程に
よってサブストレート表面１１上に形成される。この層
の組成は二酸化シリコン、窒化シリコン、またはこれら
の材料の多層の組合わせでできる。

典型的には硼素イオンである浅いＰ型のイオン注入が次
にサブストレート１０１−で行なわれ、エンハンスメン
ト型選択トランジスタが形成されるようにその表面１１
の近くのドープの濃度を調整してもよい。

次に、Ｎ型のドープされた多結晶シリコンのような高導
電性材料の第２の層が（現在の技術分野で、１０００か
ら７０００オングストロームまでの厚みで）形成され、
そして第６図に示されるように、パターン化されて選択
ゲート２４および制御ゲート１８を形成する。

これらのゲート２４および１８の形成に続いて、第６図
の番号のうたれていない矢印によって例示されるＮ型の
（砒素イオンのような）注入が用いられ、第７図に示さ
れるように、トンネリングＦＥＴのソース２２とドレイ
ン２０および選択ＦＥＴのドレイン２３を形成する。ト
ンネリングＦＥＴのドレイン２０は選択ＦＥＴのソース
として作用することに注目されたい。これらの形成もま
たトンネリングＦＥＴのチャネル２１を自己整列する。

自己整列制御をするゲートの形成の選択とソース／ドレ
イン注入のマスクの形成の使用は種々の任意の技術に依
存し、たとえばＮＭＯＳまたは０ＭＯ３などの、用いら
れている処理の型の関数であってもよい。これらの選択
の詳細は当業者には周知である。

ソースとドレインの接合が形成された後、第７図で完成
してそれぞれ６０．７０および８０で示される金属化、
絶縁、およびパッシベーション層の従来の仕上げ工程が
行なわれる。

第１図と第２図を比較すると、ＥＥＰＲＯＭセルの相対
的な縦横比のｙ　／　ｘはｙ−／ｘ−よりも大いに減じ
られたことがわかる。これはセルを形成するのに必要な
サブストレート区域を実質的に節約しただけでなく、こ
の発明の素子は現在の製作技術を用いるとより簡単に製
造すること（より高い歩留り）が可能である。第２図に
示されるように、整列のずれを考慮して、より大きな寸
法の融通性がある。これは、その形成が整列に関して直
接にステッパ機械規則に拘束されるので、縮小に対して
より大きな電位をセルに与える。すなわち、ステッパ機
械規則が改良されるにつれて、より小さなセルを作るこ
とができる。

さらに、この発明のドレインの結合比は先行技術よりも
減じられることが明らかとなった。その結果、セルの電
気的特性は処理の変化に対して敏感でなくなる。これは
さらに製造を簡単にし、歩留りを改良する。

この発明の好ましい実施例の前記説明は例示および説明
の目的で提示された。これは余すところないわけではな
く、また発明を開示された正確な形状に制限することも
意図されていない。明らかに、多くの修正および変化が
当業者にとって明らかとなるであろう。この発明がバイ
ポーラまたは他のＭＯＳ処理のような他の技術で実施さ
れることは可能である。同様に、説明された処理工程は
同じ結果が得られるなら異なった順序で行なわれてもよ
い。実施例は発明の原理およびその実際の応用を最善に
説明するために選択され、そして説明されたのであって
、それによって他の当業者が種々の実施例や、そして企
図された特別の使用に適するような種々の修正とともに
発明を最善に理解することが可能となる。この発明の範
囲はここに添付の特許請求の範囲およびそれと同様のも
のによって規定されることが意図される。

【図面の簡単な説明】

第１図はおよその寸法を示す先行技術のＥＥＰＲＯＭセ
ルの路上面図である。 第１ａ図は第１図のＥＥＰＲＯＭセルの面Ａ−Ａ′でと
られた略断面図である。 第２図はおよその寸法を示すこの発明に従ったＥＥＰＲ
ＯＭセルの路上面図である。 第２ａ図は第２図のＥＥＰＲＯＭセルの面Ｂ−Ｂ゛でと
られた略断面図である。 第３図ないし第７図はこの発明に従ったＥＥＰＲＯＭセ
ルの製造の方法のための理想化した工程シーケンスを示
す断面図であり、そこでは二第３図は選択トランジスタ
とＥＥＰＲＯＭトンネリング区域の間の接続接合の形成
を示し；第４図はトンネリング接合およびトンネリング
区域の形成を示し； 第５図はＥＥＰＲＯＭ）ンネル酸化物層および上に重な
る浮動ゲートの形成の工程完了を示し；第６図は選択ゲ
ートおよび制御ゲートの形成と、トランジスタのための
ソースおよびドレイン領域の形成の工程完了を示し； 第７図はこの発明に従って完成したＥＥＰＲＯＭセルを
示す。 図において、１０はサブストレート、１１はサブストレ
ート表面、１２はトンネル誘電体層、１４は浮動ゲート
、１６はインターポリシリコン層、１８は制御ゲート、
２０はトンネリングＦＥＴのドレイン領域、２２はトン
ネリングＦＥＴのソース領域、２３は選択ＦＥＴのドレ
イン、２４は選択ゲート、２６は選択トランジスタのチ
ャネル領域、２８は接続接合領域、３２はトンネル接合
領域、３４は前接続注入層、３６はマスク、３８は表面
、４０はアパーチャ、４４はゲート誘電体層、４６は別
のマスク、４８は表面、５０はアパーチャ、６０は金属
化層、７０は絶縁層、８０はパッシベーション層、１０
′はサブストレート、１２′はトンネリング接合領域、
２８゛は接続接合領域である。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド

Claims (12)

【特許請求の範囲】
1. （１）表面区域の縦横比ｙ／ｘを規定する長さｙおよび
   幅ｘの改良された集積回路ＥＥＰＲＯＭセルであって、
   トンネリングトランジスタが隣接した選択トランジスタ
   に結合されており：前記トンネリングトランジスタを前
   記選択トランジスタに結合させるためのひとつのサブス
   トレート領域と、 前記接続接合領域に少なくとも部分的に挿入されている
   前記トンネリングトランジスタのトンネリング領域とに
   よって、 前記セルの全体の長さおよび前記セルの前記縦横比が減
   じられることを特徴とする、ＥＥＰＲＯＭセル。
2. （２）ｙ＝ｙ′−ｙ１と規定される、特許請求の範囲第
   １項に記載の改良されたＥＥＰＲＯＭセル。
3. （３）前記セルの前記幅ｘが増加し、そのため前記縦横
   比がさらに、同じまたはより少ない表面区域に対して減
   じられる、特許請求の範囲第２項に記載の改良されたＥ
   ＥＰＲＯＭセル。
4. （４）電気的にイレイザブルでプログラマブルのリード
   オンリメモリ（ＥＥＰＲＯＭ）セルであって： 上部表面を有する第１の導電性型のサブストレートと； 前記サブストレートの前記表面の第１の領域に埋設され
   た第２の導電性型のＦＥＴソースと；前記第１の領域か
   ら間隔をあけて前記サブストレート表面の第２の領域に
   埋設された前記第２の導電性型のＦＥＴドレインと； 前記第１と第２の領域の間に存在する前記サブストレー
   トの第３の領域のＦＥＴチャネルと；前記チャネルに重
   なり、そして前記第１および第２の領域の上に重なる浮
   動ゲートと； 少なくとも前記浮動ゲートの一部と前記ＦＥＴチャネル
   の間のトンネル誘電体層と； 前記浮動ゲートの上に重なる制御ゲートと；前記浮動ゲ
   ートから間隔をあけられて隣りに、前記ＦＥＴドレイン
   に隣接した前記サブストレートの上に重なる選択ゲート
   と； 前記ＦＥＴドレインから間隔をあけた隣りで、前記ＦＥ
   Ｔチャネルの末端の前記サブストレートの第４の領域に
   選択トランジスタドレインとを含み、そのため選択トラ
   ンジスタチャネルは前記選択ゲートの下の前記サブスト
   レート内に形成され、そして前記ＦＥＴドレインは選択
   トランジスタソースとして作用し； 前記選択ゲートと前記浮動ゲートの間の前記空間部分と
   前記トンネル誘電体層の部分の下にある前記サブストレ
   ートの前記表面に埋設される前記第２の導電性型の接続
   接合領域と；さらに 前記トンネル誘電体層の下にある前記サブストレートの
   前記第３の領域に埋設される前記第２の導電性型のトン
   ネル接合領域とを含み、 それによって前記トンネル接合領域および前記接続領域
   が重なる、ＥＥＰＲＯＭセル。
5. （５）前記制御ゲートと前記浮動ゲートの間に侵入型の
   誘電体層をさらに含む、特許請求の範囲第４項に記載の
   ＥＥＰＲＯＭセル。
6. （６）前記選択ゲートと前記サブストレート表面の間に
   侵入型の誘電体の絶縁層をさらに含む、特許請求の範囲
   第５項に記載のＥＥＰＲＯＭセル。
7. （７）トンネリングトランジスタと、隣接した選択トラ
   ンジスタとを有し、表面区域縦横比ｙ／ｘを規定する、
   長さｙおよび幅ｘの集積回路ＥＥＰＲＯＭセルを製作す
   る方法であって、：前記トンネリングトランジスタを前
   記選択トランジスタに結合させるための領域を形成する
   工程と、さらに 前記トンネリングトランジスタのトンネリング接合領域
   を、接続接合領域および前記トンネリング接合領域が少
   なくとも部分的に重なり合うように形成する工程とを含
   み、 そのため前記ＥＥＰＲＯＭセルは低い表面区域縦横比を
   有する、方法。
8. （８）前記長さがｙ＝ｙ′−ｙ１と規定されるような特
   許請求の範囲第７項に記載の方法。
9. （９）一般に面状の上部表面を有する第１の導電性型の
   サブストレートに集積回路ＥＥＰＲＯＭセルを製作する
   方法であって： 前記サブストレートの前記表面の第１の領域の第２の導
   電性型のＦＥＴソースを形成する工程と；前記第１の領
   域から間隔をあけられた前記サブストレート表面の第２
   の領域に前記第２の導電性型のＦＥＴドレインを形成す
   る工程とを含み、そのため ＦＥＴチャネルは前記第１と第２の領域の間にある前記
   サブストレートの第３の領域に形成され；前記ＦＥＴチ
   ャネルの上に重なり、そして前記第１と第２の領域に重
   なる浮動ゲートを形成する工程と； 少なくとも前記浮動ゲートの下部の表面の一部と前記Ｆ
   ＥＴチャネルの間にトンネル誘電体層を形成する工程と
   ； 前記浮動ゲートの上に重なる制御ゲートを形成する工程
   と； 前記浮動ゲートから間隔があけられた隣りに、前記ＦＥ
   Ｔドレインに隣接した前記サブストレートの上に重なる
   選択ゲートを形成する工程と；前記ＦＥＴドレインから
   間隔をあけた隣りに、前記ＦＥＴチャネルの先端で前記
   サブストレートの第４の領域の選択トランジスタを形成
   する工程とを含み、そのため選択トランジスタチャネル
   は前記選択ゲートの下の前記サブストレートに形成され
   、そして前記ＦＥＴドレインは選択トランジスタソース
   として作用し； 前記選択ゲートと前記浮動ゲートとの間の前記空間の部
   分と、前記トンネル誘電体層の部分の下に存在する前記
   サブストレートの前記表面に埋設された前記第２の導電
   性型の接続接合領域を形成する工程と；さらに 前記トンネル誘電体層の下に存在する前記サブストレー
   トの前記第３の領域に埋設された前記第２の導電性型の
   トンネル接合領域を形成する工程とを含み、 それによって前記トンネル接合領域および前記接続接合
   が重なり合う、方法。
10. （１０）前記制御ゲートと前記浮動ゲートとの間に絶縁
    層をさらに形成する工程を含む、特許請求の範囲第９項
    に記載の方法。
11. （１１）前記選択ゲートと前記サブストレート表面との
    間に侵入型の絶縁層を形成する工程をさらに含む、特許
    請求の範囲第１０項に記載の方法。
12. （１２）前記絶縁層が二酸化シリコンから形成される、
    特許請求の範囲第１１項に記載の方法。