JPS61276410A - 対称有限インパルス応答フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスイッチト・キャパシタを用いた対称有限イン
パルス応答フィルタ（以下、対称Ｆ’ｌＲフィルタとい
う。）に関する。

［従来技術とその問題点］ フィルタは典型的に種々の仕様書又はある特別な応用に
関係する必要条件に合致するように設計される。例えば
、電話工学においては、電話線と伝送ハイブリッドのイ
ンパルス応答が、より合わせられたチップ・リング線の
対のようなある平衡線上の信号を伝送するために最適化
されることが要求される。ディジタル信号伝送の場合、
信号が予め決められたより低い又はより高い消去帯域に
おける減衰特性に関する仕様条件に従って、伝送ボーレ
ートに関係する周波数のある予め決められた通過帯域内
で帯域制限されることが要求される。

さらに、゛ある伝送される信号の振幅スペクトルは、振
幅スペクトルの第１のロープにおける信号の振幅に対し
て該スペクトルの第２のローブにおいて予め決められた
減衰特性を示すように要求される。

ディジタルフィルタは、これらの基準を満足するように
設計され、それらのインパルス応答の波高値について、
無限インパルス応答（ＩＩＲ）フィルタ及び有限インパ
ルス応答（Ｐ　Ｉ　Ｒ）フィルタの２つの広いカテゴリ
ーに分類されてきた。ＦＩＲフィルタはインパルス応答
が有限数の標本に制限されたフィルタであり、次式の公
知の伝達関数によって、複素周波数２領域に於いて定義
される。

ｎ＝０ ここで、ｈ（ｎ）はゼロから°Ｎ″（フィルタの次数）
までの範囲の標本のある有限数“ｎ”　にわたって定義
されるインパルス応答を示し、　“ｚ　　ｎ”は該フィ
ルタの一連のｎ個の遅延要素を示す。

パラメータの数量化の効果に対する線形の位相特性及び
低い磁化率特性を具体化するとともに、符号量干渉を実
質上除去するためにある平衡線に沿ってディジタル信号
を伝送することができるという利点である特徴を具体化
したＦＩＲフィルタが設計されている。また、ＦＩＲフ
ィルタは非帰納的フィルタの実現に於いて容易に用いら
れ、一方、ＩＩＲフィルタは典型的に１つあるいはそれ
以上の帰還路を必要とする。

前述の線形位相特性は、次式に従ってインパルス応答の
係数を有する対称ＦＩＲフィルタを構成することによっ
て実現されてきた。

ｈ（ｎ）−ｈ（Ｎ　−１−ｎ）、　Ｏ＜　ｎ　＜Ｎ　−
１ここで、ある伝送される信号のインパルス応答ｈ（ｎ
）は、該フィルタの伝達関数の係数の数Ｎに比例するこ
とがわかる。

従来技術のディジタルＦＩＲフィルタは、典型的にディ
ジタル入力信号を直接たたみ込みを行うか、又は高速フ
ーリエ変換（ＦＦＴ）を行なうためのプログラムを実行
することにより、コンピュータにおいてアルゴリズム的
に実現されていた。これらのプログラムを用いることに
よって、乗算、遅延及び加算等の多数の計算を実行する
ことが必要であり、その結果実質的に該プログラムを長
い時間にわたって実行することが必要となる。従って、
従来技術のディジタル・フィルタを備えたコンピュータ
は、典型的にリアルタイムでは動作しなかった。

近年、製造されたディジタルＦｉＲフィルタの集積回路
は、コンピュータを用いることなしに前述のＦＦＴプロ
グラムを実行することができるようになった。これらの
集積回路は、典型的に高速計算を行なうための論理配列
回路を利用している。

これらの回路はリアルタイムで動作することができるが
、かなりの電力を消費する多大な量のトランジスタ・ト
ランジスタ・ロジック（ＴＴＬ）回路が必要とされる。

従来技術のアナログ対称ＦＩＲフィルタは典型的にはス
イッチト・キャパシタの配列を用いて製造されていた。

ある決められた数のコンデンサが、ディジタル入力信号
の対応するビットの論理ハイレベル及び論理ローレベル
に応答して、基準電圧源及びバイアス電圧源の間で、交
互に切換えられていた。

従来技術のアナログＦＩＲフィルタは、従来技術のディ
ジタルＩ”ＩＲフィルタに比較し、より速いスピードで
動作するとともに、より少ない電力消費で動作していた
。しかしながら、各コンデンサは伝達関数の各係数に対
応していた。従って、大きなコンデンサの配列を組み立
てることが必要とされ、かなりの大きなエリアを必要と
していた。

また、コンデンサの配列の組みたては、処理工程に依存
しており、同じ値を有する伝達関数の係数のうち対称的
な対に相当するコンデンサの対においてコンデンサのオ
ーバー・エツチングあるいは、アンダー・エツチングに
よってその対称的な値の同一性がしばしば不完全である
ことがわかっていた。従って、伝達関数の対称的な係数
の対が完全に一致せず、その結果非線形な位相特性を有
するとともに、劣悪なディジタル信号伝送特性を有して
いた。

［発明の目的］ 本発明の目的は以上の問題点を解決し、少ない電力消費
でかつ高速（すなわち、リアル・タイム）で動作するこ
とができ、さらに線形の位相応答特性を有する対称有限
インパルス応答フィルタを搗供することにある。

［発明の構成］ 本発明によると、ディジタル入力信号の対称的なビット
の対の論理レベルが、少ない電力消費でかつ高速で（す
なわち、リアル・タイムで）動作するスイッチト・キャ
パシタの配列の動作を制御するために検出され、これに
よって、高次のアルゴリズム型ＴＴＬフィルタ及びタイ
ム・インテンシブ型の従来技術のコンピュータを用いた
アルゴリズム型ＦＩＲフィルタの欠点を改善することが
できる。

もし対称ビットの対のうち両方の２つのビットが、同じ
論理レベルを有する場合、スイッチト・キャパシタの配
列における対応するコンデンサが、ある予め決められた
電圧まで充電される。しかしながら、もしビットが反対
の論理レベルを有する場合、対応するコンデンサは、放
電されたままで保持され、それによって、図面を参照し
ながら詳細後述されるように、フィルタを実現する際効
果的に計算ステップ（つまり乗算）を除去することがで
きる。

一般に、本発明は、予め決められた複数の対称の係数の
対を有するある予め決められた伝達関数によって特徴づ
けられた対称有限インパルス応答フィルタであって、予
め決められた論理レベルを有する一連のビットを備えた
入力信号を受信するための回路と、係数の対に対応する
係数に比例する静電容量を有するとともにその各コンデ
ンサの第１の端子が共通に接続された複数のコンデンサ
を備えている。本発明はまた、受信されたビットの論理
レベルを連続的に検出し、もし予め決められた対応する
係数の対のうち第１の対に対応する受信されたビットの
予め決められた第１の対の個々のビットが同一の論理レ
ベルであるならばコンデンサの第２の端子を介して予め
決められた第１のコンデンサを正又は負の電圧のうち一
つの電圧に連続的に充電するとともに、一方、もし対応
する係数の対の予め決められた別の係数の対に対応する
受信されたビットの別の対の個々のビットが反対の論理
レベルであるならばその別のコンデンサを放電すること
を保持するための回路を含んでいる。さらに、本発明は
各コンデンサの電圧を連続的に加算し、それに応答して
ある出力信号を発生し、それによって出力信号が予め決
められた伝達関数に従ってろ波されたディジタル入力信
号のあるアナログ変換信号となるための、複数のコンデ
ンサの第１の端子に接続される回路を備えている。

特に、本発明は、正と負の係数の複数の対を有するある
予め決められた伝達関数によって特徴づけられた対称有
限インパルス応答フィルタであって、一連の入力ビット
を受信し記憶するための縦続接続された複数のシフトレ
ジスタと、正と負の係数の各対に対応する受信されたビ
ットの予め決゛められた第１と第２の対の論理レベルを
検出するための上記シフトレジスタのうち予め決められ
た第１と第２のシフトレジスタに接続される第１と第２
の複数の論理回路とを備えている。本発明はさらに、上
記係数の対の対応する対の係数に比例する各静電容量値
を有し、第１の端子がそれぞれ共通に接続された複数の
コンデンサを備えている。

さらに、本発明は、上記制御信号を受信し制御信号の予
め決められた第１の制御信号を受信するのに応答して予
め決められた第１のコンデンサをある正の電圧に充電し
、また制御信号の予め決められた第２の制御信号を受信
するのに応答して予め決められた第２のコンデンサをあ
る負の電圧に充電し、さらに制御信号の予め決められた
第３の制御信号を受信するのに応答して予め決められた
別のコンデンサを放電するための複数の上記第１及び第
２の論理回路並びに各コンデンサの第２の端子に接続さ
れる複数のスイッチを備えている。本発明はさらに、上
記コンデンサの電圧を受信しその電圧を加算しそれに応
答してあるアナログ出力信号を発生するためのある回路
でコンデンサの第１端子に接続される積分器を備え、そ
れによってコンデンサの充放電によって伝達関数に従っ
て一連の入力ビットをろ波し上記積分器がそのろ波され
た一連のビットをアナログ信号に変換することを特徴と
する。

［実施例］ 第１図は本発明の一実施例を示すスイッチト・キャパシ
タを用いた対称有限インパルス応答フィルタのブロック
図である。第１図において、クロッ有する複数のディジ
タル処理回路１−８が示されている。Ｏｌ及び０２クロ
ック信号はそれぞれインバータ１１及び１２を介して回
路ｌないし８の２１人力及び２２人力に印加される。

回路１．２及び３は詳細後述されるように“プラス”型
の処理回路として機能することを示した文字“Ｐ“によ
り示されている。同様に、回路４゜５．６及び７は、　
“マイナス”型処理回路として機能することを示した文
字“Ｍ”により、示されている。さらに、回路８は、該
回路８が折り返しくｔｕｒｎ　−ａｒｏｕｎｄ）回路と
して機能することを示した文字“Ｔ”により示されてい
る。

各回路ｌないし７のＱ（１）出力及びＱ（Ｎ−Ｉ）出力
は、各回路ｌないし７の隣接した回路のＤ（１）入力及
びＤ（Ｎ−１）入力に接続される。しかしながら、　“
Ｔ”型回路８は詳細後述されるように、該回路８に隣接
した“Ｍ“型回路７のＤ（Ｎ−１）人力に接続されるＱ
（１）出力を有する。

各回路ｌないし８は基準電圧入力Ｖｒ及びバイアス電圧
入力ｖｂを各々有し、該基準電圧入力Ｖｒ及びバイアス
電圧入力ｖｂはそれぞれ接続線９とｌＯを介して、基準
電圧源ＶＲＥＦ及びバイアス電圧源ＶＢＩＡＳに接続さ
れる。好ましい実施例においては、バイアス電圧源ＶＢ
　ＩＡＳはほぼアース電位である。

動作において、ディジタル入力信号の連続するデータ・
ビットがＤＡＴＡ　　ＩＮ端子で受信され、回路１のＤ
（Ｉ）入カニ印加され、ＣＩ、Ｃ１，Ｃ２及び０２人力
士で受信されたクロック信号に応答して回路１のＱ（Ｉ
　）出力上に現われる。回路ｌないし７が前述のクロッ
ク信号を受信するのに応答して、データ・ビットは、回
路１ないし７の各々のＱ（り出力からその回路ｌないし
７に隣接した回路２ないし８のＤ（Ｉ　）入力に伝送さ
れる。回路８のＱ（１）出力上に現われたデータ・ビッ
トは、回路７のＤ（Ｎ−１）入力に印加され、連続する
ビットは回路７ないし２の各々のＱ（Ｎ−Ｉ）出力から
それに隣接する回路６ないし１のＤ（Ｎ−１）人力に各
々反対方向で伝送される。回路ｌのＱ（Ｎ−■）出力上
に現われたデータ・ビットは、ＤＡＴＡ　　ＯＵＴ端子
に印加される。

前述のように回路１ないし８において伝送され折り返し
逆方向で伝送されるデータ・ビットは、クロック信号０
１，０１，０２及び０２の１５のクロック周期だけ遅延
される。このように、回路ｌないし８はシフトレジスタ
としての能力をもち機能する。

第２図において詳述されるように、クロック信号０１及
び０２は好ましくは、重なりが生じない方形波信号であ
り、クロック信号０１と０２は、各々クロック信号０１
と０２の論理補数信号である。好ましい実施例において
は、クロック信号は、ディジタル入力信号の伝送ボー・
レート周波数のおよそ１６倍の周波数を有する。また好
ましい実施例において、ボー・レートは１６０ＫＨ２で
、クロック信号周波数は２．５６ＭＨｚであった。

第３図及び第４図を参照して詳細後述されるように、回
路ｌないし８の各々のＱ（ｒ）出力及びＱ（Ｎ−■）出
力上に現われるデー・夕・ビットの論理レベルは、各出
力に接続される内部論理回路によって検出される。下記
の真理値表第１表、第２表及び第３表で示されているよ
うに、論理レベルの検出に応答して、２１人力及びＰ、
人力で受信されたＯｆあるいは０２の反転クロック信号
は、さらにそれぞれＢ（Ｉ　）出力及びＲ（１）出力に
印加される。また、真理値表第１表及び第２表に示され
ているように、回路１ないし７のＲ（１）出力が接続線
１０を介してバイアス電圧源ＶＢ　Ｉ　Ａ　Ｓに接続さ
れ、Ｂ（１）出力が、接続線９を介して基準電圧源ＶＲ
ＥＦに接続される。

第１表（“Ｐ”型回路真理値表） 第２表（“Ｍ”型回路真理値表） 第３表（“Ｔ”型回路真理値表） 回路１ないし８のＢ（り出力は、各々ＭＯＳトランジス
タ１３ないし２０のゲート端子に接続され、回路ｌない
し８のＲ（１）出力は各々ＭＯＳトランジスタ２１ない
し２８のゲート端子に接続される。トランジスタ１３な
いし２０のドレイン端子は接続線ＩＯを介してバイアス
電圧源ＶＢＩＡＳに接続され、またトランジスタ２１な
いし２８のドレイン端子は接続線９を介して基準電圧源
ＶＲＥＦに接続される。各トランジスタの対１３と２１
．１４と２２．・・・、２０と２８のソース端子は、共
に接続され、さらに各々コンデンサ２９ないし３６の第
１端子に接続される。各コンデンサ２９ないし３６のも
う一つの端子は共に接続され、さらに、減衰コンデンサ
３７の第１の端子に接続される。

コンデンサ３７の第２の端子は伝送ゲート３８を介して
バイアス電圧源ＶＢＩＡＳに接続され、また伝送ゲート
３９を介して演算増幅器４０の反転入力に接続される。

伝送ゲート３８及び３９は好ましくは公知のＣＭＯ９型
Ｏ９ゲートであって０２．０２及び０１，０丁りロック
信号を各々受信するためのＰＭＯＳディスエイプル入力
とＮＭＯＳイネーブル人力を各々有する。演算増幅器４
０の出力は、コンデンサ４１を介して演算増幅器４０の
反転入力に接続されるとともに、また、伝送ゲート４３
．レベル保持コンデンサ４２及び伝送ゲート３９を介し
て該演算増幅器４０の反転入力に接続される。もう１つ
の伝送ゲート４４は、レベル保持コンデンサ４２及びバ
イアス電圧源ＶＢＩＡＳに接続され、また該伝送ゲート
４４は、０２クロック信号のローからハイへの変化に応
答して動作状態（オン）にされる。

°　前述されたように、ＦＩＲフィルタは、伝達関数 ｎ＝０ で特徴付けされる。第１図に図示されている好ましい実
施例によると、Ｎ＝１５の場合における１５回の乗算及
びＸ４回の加算が次のように行なわれる Ｈ（ｚ）＝ｈ（０，）ｚ’＋ｈ（１）ｚ７　’＋ｈ（２
）ｚ−’−ｈ（３）ｚ″″’−ｈ（４）ｚ−’−ｈ（５
）ｚ−５−ｈ（６）ｚ″″’−ｈ（７）ｚ−’−ｈ（６
）ｚ−”−ｈ（５）ｚ”’　”−ｈ（４）ｚ−”−ｈ（
３）−１１＋ｈ（２）ｚ−”＋ｈ（ｔ　）ｚ−１３＋ｈ
（０）ｚ−１４あるいは、 Ｈ（ｚ）＝ｈ（０）［ｚ’＋ｚ″″　亀４］＋　ｈ（１
）［ｚ″″　’＋Ｚ−”コ＋ｈ（２）［ｚ−’＋ｚ−”
］−ｈ（３）［ｚ−’＋ｚ−”］−ｈ（４）［ｚ″″　
４　＋　ｚ″″　”］−ｈ（５）［Ｚ″″　’＋ｚ−”
コ−ｈ（６）［ｚ″″”＋ｚ−’］−ｈ（７）ｚ−’こ
のように、共通の係数による乗算のための遅延入力デー
タ・ビットの対をグループ分けすることにより、乗算の
回数を１５から８に減少させることができる。

乗算の回数がおよそ半分に減少することにより、このＦ
ＩＲフィルタを用いることによって、従来技術のアルゴ
リズムＦＩＲフィルタに比較し意義深く改善された時間
動作の仕様を有することになる。また、回路１ないし７
の特定の１つあるいはそれ以上の回路のＱ（Ｉ　）出力
及びＱ（Ｎ−Ｉ）出力上に現われる入力データ・ビット
の論理レベルが異なる場合、それに対応する乗算（例え
ばコンデンサの充電）が、ともに削除され、詳細後述さ
れるように、時間動作の仕様をさらに改善するという結
果になる。

第１図、第１表及び第２図を参照すると、　“Ｐ”型デ
ィジタル処理回路ｌの動作は以下の通りである。もし、
Ｑ（Ｉ）出力及びＱ（Ｎ−１）出力上に現われるビット
の論理レベルが両方ともロー（つまり、論理ロー電圧）
である場合、０２クロック信号が回路１のＲ（Ｉ　）出
力に印加されるとともに、Ｏ１信号が回路１のＢ（１）
出力に印加される。従って０２クロック信号のローから
ハイへの変化に応答して、トランジスタ２１はオンにバ
イアスされ、減衰コンデンサ３７の第２の端子は伝送ゲ
ート３８を介してバイアス電圧源ＶＢＩＡＳに同時に接
続される。瞬間的に、回路動作上のコンデンサ３０−３
６の効果を無視して、コンデンサ２９及び３７の直列接
続されたコンデンサが、あるレベルＱ＝　ａＣ・■ＲＥ
Ｆに充電される。ここで、　Ｑ“はコンデンサ２９及び
３７に充電された電荷を表わし、また“ａＣ″はコンデ
ンサ２９及び３７の直列接続されたコンデンサの静電容
量を表わす。

次にＯｌクロック信号がローからハイへ変化する前に０
２クロック信号がハイからローに変化したとき（０１及
び０２は重ならないことに留意）、伝送ゲート３８は動
作停止状態（オフ）にされ、両方のトランジスタ１３及
び２　ｔがオフにバイアスされる。従って、コンデンサ
２９及び３７の直列接続されたコンデンサは有効的に開
回路にされ、そのコンデンサに充電された電荷Ｑを保持
する。

伝送ゲート３９及び４３並びにトランジスタ１３は、０
１クロック信号がローからハイへ変化するのに応答して
動作状態（オン）とされ、トランジスタ２１並びに伝送
ゲート３８及び４４は依然オ　・フの状態である。従っ
て、コンデンサ２９及び３７の直列接続されたコンデン
サは、演算増幅器４０を介して、バイアス電圧源ＶＢ　
ＩＡＳの電圧しベルに放電し、これにより、コンデンサ
４１が充電されるとともに伝送ゲート４３を介してコン
デンサ４２が充電される。

同様に、コンデンサ２９と同一の方法で動作する各コン
デンサ３０ないし３６は、詳細後述されるように、コン
デンサ４１及び４２の充電に寄与する。　　− Ｏｌクロック信号が次のハイからローへ変化することに
よって、コンデンサ４１及び４２で貯えられた電荷Ｑは
、演算増幅器４０の両端に保持される。従って、コンデ
ンサ４１及び４２に接続される増幅器４０は公知の方法
で積分回路として動作する。

次の０２クロック信号のローからハイへの変化はコンデ
ンサ４２をバイアス電圧源ＶＢＩＡＳの電圧レベルに放
電させ、入力ディジタル信号のデータ・ビットは同時に
、回路ｌないし８の隣接した回路に伝送するためクロッ
ク同期され、上述の全体の処理が繰り返される。

短絡回路の経路が前述のトランジスタの対を介して、Ｖ
ＲＥＦ及びＶＢｒＡＳ電圧源の間で不注意にも確立され
ないために、Ｏｌ及び０２クロック信号は時間的に重な
らない。

もし回路ｌのＱ（１）出力及びＱ（Ｎ−Ｉ）出力上に現
われるビットの論理レベルが両方ともハイ（つまり論理
ハイ電圧）である場合、０１及び０２クロック信号は、
それぞれ回路１のＲ（Ｉ）出力及びＢ（Ｉ　’）出力に
印加される。従って、０２クロック信号のローからハイ
への変化に応答して、トランジスタ１３はオンにバイア
スされ、伝送ゲート３８はコンデンサ２９及び３７の直
列接続コンデンサが放電されるように、動作状態（オン
）とされる。次いで、Ｏｌクロック信号のローからハイ
への変化に応答して、伝送ゲート３８は動作停止状態（
オフ）とされるとともに、伝送ゲート３９は動作状態（
オン）となり、トランジスタ１３はオフにバイアスされ
るとともに、トランジスタ２１はオンにバイアスされる
。従って、コンデンサ２９．３７．４１及び４２が結合
されたコンデンサは、接続線９を介して基準電圧源ＶＲ
ＥＦのレベルまで充電される。（つまり増幅器４０の出
力を参照すると、Ｑ＝−ａｃＶＲＢＦ） 増幅器４０の出力上に現われた電圧は、（コンデンサ３
０ないし３６の効果を再び無視して）コンデンサ４１及
び４２の両端に貯えられた電荷をコンデンサ２９．３７
．４１及び４２の全体の静電容量によって割った値に比
例する。例えば、もし回路ｌのＱ（Ｉ）出力及びＱ（Ｎ
−Ｉ）出力上のビットが両方とも論理ローレベルであっ
て、コンデンサ４１及び４２の全体の静電容量が′Ｃ”
であり、かつコンデンサ２９及び３７の全体の静電容量
が“ａＣ”である場合、上述のように、０２クロック信
号のローからハイへの変化に応答して貯えられた電荷“
Ｑ”は、Ｑ＝ａＣｖＲＥＦである。同様に、増幅器４０
の出力に現われた電圧はＶｏ＝Ｑ／Ｃ＝ａｖＲＥＦとな
る。従って、増幅器４０の出力電圧は、コンデンサ４１
及び４２の直列コンデンサの静電容量に対するコンデン
サ２９及び３７の直列コンデンサの静電容量の比に対応
する１＋、ＭＩ宇＃　”♂ｆ−、ｌＣｆ１雷ｒ１ｍ’Ｖ
　ｒｙ　ｒｙ、　ｎ　１７１４−ｍ＋＋ス同様にもし回
路ｌのＱ（１）出力及びＱ（Ｎ−１）出力のビットが、
論理ハイレベルであるならば、増幅器４０上に現われる
電圧はＶｏ　＝ａｖＲＥＦとなる。

もし回路ｌのＱ（Ｉ）出力及びＱ（Ｎ−１）出力上に貯
えられているビットが異なる（つまり、各々論理ハイレ
ベル及び論理ローレベルである）場合、Ｂ（１）出力は
接続線９を介して基準電圧源ＶＲＥＦ’に接続され、Ｒ
（１）出力は接続線ｌＯを介してバイアス電圧源ＶＢ　
Ｉ　ＡＳに接続される。このように、トランジスタ１３
はコンデンサ２９．３７．４１及び４２が充電しないよ
うに、クロック信号０１及び０２の全周期に対して動作
状態とされる。

このことは上述されたようにＦＩＲフィルタの乗算の１
つを有効的に除去することができる。

回路２及び３は、上述された回路ｌと同様に動作し、各
回路４．５．６及び７は、前述の第２表の真理値表で示
されたように、０１及び０２クロック信号のＢ（Ｉ　）
及びＲ（１）出力への印加が、　“Ｐ″型回路に比較し
て反転されることを除いて、同様に動作する。従って、
もし“Ｍ”型回路のうち特定の１つの回路、例えば回路
４のＱ（Ｉ　）出力及びＱ（Ｎ−１）出力上に現われる
ビットが、両方とも論理ローレベルとすると、増幅器４
０の出力は負の出力電圧Ｖｏ−−ａＶＲＥｐ（コンデン
サ２９−３１及び３３−３６の効果を無視して）を発生
する。同様にして、もし“Ｍ”型回路の特定の１つの回
路のＱ（Ｉ　）出力及びＱ（Ｎ−Ｉ）出力上に現われる
ビットが両方とも論理ハイレベルの場合、増幅器４０の
出力は正の出力電圧■０−ａｖＲＥＦを発生する。

“Ｔ″型回路８を参照すると、　“−ｈ（７）ｚ−’”
が負の係数に対応するので、　“Ｍ”型回路４．５．６
及び７におけるようにＲ（１）出力及びＢ（Ｉ　）出力
への印加に対して同じ位相関係を有するＯｌあるいは０
２クロック信号の１つの信号に常時接続されている。

１述されたように、回路ｌの動作は、記述の簡単化のた
めコンデンサ３０ないし３６の効果を無視して考えられ
ている。しかしながら、コンデンサ２９ないし３６は各
々共に接続され、コンデンサ３７に接続されているので
、各コンデンサは重ね合わせの原理により、全電荷Ｑに
寄与する。従って、回路ｌないし８が同時に動作するの
で、コンデンサ２９から３６の各コンデンサの両端に生
じる電荷は、対応する回路ｌないし８の回路のＱ（Ｉ）
出力及びＱ（Ｎ−Ｉ）出力上に現われるビットの論理レ
ベルに応答して変化する。このように、コンデンサ２９
ないし３６の両端に生じる電荷は演算増幅器４０の反転
入力で加算される。ここで、演算増幅器４０の反転入力
は仮想アース電位にあり、加算ノードとして働く。

もし回路ｌないし７の対応するＱ（Ｉ　）出力及びＱ（
Ｎ−１）出力上に現われたビット論理レベルが同じであ
る場合、係数が効果的に２倍にされるので、各コンデン
サ２９ないし３５は前述の伝達関数の対応する係数の対
における、係数値の２倍に比例する静電容量を有する。

減衰コンデンサ３７は、演算増幅器４０の反転入力に印
加される電圧の量を制限する。好ましい実施例において
は、コンデンサ２９ないし３６の全体の静電容量は約１
０．２ピコフアラツドであり、コンデンサ４１及び４２
の積分を行う全体の静電容量は約０．６ピコフアラツド
であり、従って減衰がない場合比例定数“ａ”は１０．
２１０゜６＝１７となり、その結果演算増幅器４０を飽
和させるのに十分に大きな電圧である出力電圧ｖＯ＝ｌ
　７ＶＲＥＦを発生させる。減衰コンデンサ３７の効果
は、増幅器４０が飽和されないために、コンデンサ２９
ないし３６の皮相累積静電容量をおよそ０．３ピコフア
ラツドに調節することである。

コンデンサ４１は、典型的には保持コンデンサ４２より
も小さく、保持コンデンサ４２は０１及び０２クロック
信号の各周期を通して発生された出力電圧■０をある一
定レベルに保持するため、増幅器４０の出力とバイアス
電圧源ＶＢＩＡＳの間で切り換えられる。より小さい静
電容量のコンデンサ４１を備えることにより、フィルタ
の伝達関数における付加的な極を生じるという結果にな
る。しかしながら、その極の周波数は、フィルタの周波
数応答において無視てきうる効果しかひき起こさないた
めにクロック信号０１及び０２の周波数よりも十分に高
くされる。好ましい実施例において、その付加的な極は
ディジタル入力信号の２倍のボー・レート周波数に対し
て約０．６ｄＢの減衰を与える。

ある付加的なコンデンサ４５は、公知の方法で増幅器４
０の動作の安定を確実にするため、増幅器４０の出力及
びバイアス電圧源ｖｂ間に接続される。

また、抵抗器４６及びコンデンサ４７を備えたローパス
フィルタは、公知の方法でクロック信号０１及び０２の
連続する周期の間の出力電圧Ｖ。

において不連続なステップを滑らかにするために、増幅
器４０の出力に接続される。

口〜パスフィルタはある別の極に寄与する。すなわち、
好ましい実施例においては、その極はボー・レートに独
立して周波数５１３ＫＨｚで生じるとともに１６０ＫＨ
ｚにおいておよそ０．４ｄＢの減衰を有する。

第３図において、“Ｐ”型回路１．２及び３の内部回路
が示されている。Ｄ（Ｉ　）入力上の人力データ・ビッ
トは、Ｏｌ及びＯｌクロック信号を受信することに応答
して、動作状態（オン）にされる伝送ゲート５０に人力
される。そのビットは、伝送ゲート５０を介して入力さ
れることに応答してコンデンサ５１上で記憶される。そ
の入力ビットは、インバータ５２で緩衝された後、０２
クロック信号の次のローからハイへの変化に応答してコ
ンデンサ５４上での記憶のために伝送ゲート５３の入力
に印加される。次いでそのビットは緩衝された後インバ
ータ５５で反転され、Ｑ（１）出力に印加される。

同様にＤ（Ｎ−１）入力上に現われた入力データ・ビッ
トは、上述と同じ方法で、伝送ゲート５６及び５７、コ
ンデンサ５８及び５９、並びにインバータ６０及び６１
を介してＱ（Ｎ−Ｉ）出力へ印加される。

もしＱ（１）出力端子及びＱ（Ｎ−１）出力端子上に記
憶されたビットが両方とも論理ハイレベルの場合、ナン
トゲート６２の出力はローになり、それによって伝送ゲ
ート６３及び６４のディスエイプル入力を介して、また
伝送ゲート６３及び６４のイネーブル入力に接続された
インバータ６５を介して、伝送ゲート６３及び６４を動
作状態（オン）にする。

Ｏｌクロック信号はＰＩ大入力び伝送ゲート６４を介し
てＲ（１）出力に印加され、０２クロック信号は２２人
力及び伝送ゲート６３を介してＢ（Ｉ）出力に印加され
る。

もしＱ（Ｉ　）出力端子及びＱ（Ｎ−１）出力端子上で
記憶されたビットが、両方とも論理ローレベルであるな
らば、ノアゲート６６の出力は、論理ハイ信号を発生し
、該論理ハイ信号は伝送ゲート６７及び６８のイネーブ
ル入力に印加されるとともに、インバータ６９を介して
伝送ゲート６７及び６８のディスエイプル入力に印加さ
れる。従って、Ｏｌクロック信号はＢ（Ｉ　’）出力端
子に印加され、０２クロック信号はＲ（１”）出力端子
に印加される。

もしＱ（Ｉ　）端子及びＱ（Ｎ−Ｉ）端子上で記憶され
たビットが、反対の論理レベルである場合、ナントゲー
ト７０は論理ロー信号を発生し、該論理ロー信号は伝送
ゲート７２及び７３のディスエイプル入力に印加される
とともにインバータ７１を介して、伝送ゲート７２及び
７３のイネーブル入力に印加される。従って、基準電圧
源ＶＲＥＦは伝送ゲート７２を介してＢ（１’）出力端
子に接続され、バイアス電圧源ＢＩＡＳは、伝送ゲート
７３を介して、Ｒ（１）出力端子に接続される。

“Ｍ“型回路４ないし７は、上述されたように伝達関数
の負の係数によって乗算を行なうために、Ｏｌ及び０２
クロック信号が“Ｐ”型回路ｌないし３に対する入力と
反転したＰｌおよび２２人力に印加されるという例外を
除いて第３図に図示されている回路と同一の構造であり
また同様に動作する。

第４図において、　“Ｔ”型回路８の内部回路が示され
ている。特に、Ｄ（Ｉ　）入力端子上に現われた入力デ
ータ・ビットは、第３図を参照して上述されたのと同様
の方法でＣＩ、Ｃ１，Ｃ２及びＣ２端子上のクロック信
号を受信することに応答して、データ・ビット８０及び
８，１１コンデンサ８２及び８３、並びに反転バッファ
８４及び８５を介して、Ｑ（１）出力端子に転送される
。もしＱ（Ｉ）出力端子上に記憶された入力ビットが論
理ローレベルの場合、反転バッファ８６を介して伝送ゲ
ート８７及び８８が動作状態（オン）とされる。もしＱ
（１）出力端子上に記憶されたビットが論理ハイレベル
の場合、伝送ゲート８９及び９０は、伝送ゲート８９及
び９０のイネーブル入力上に現われた論理ハイレベル信
号、及び反転バッファ８６を介して伝送ゲート８９及び
９０のディスエイプル入力上に現われた論理ローレベル
信号に応答して、動作状態（オン）となり、従って、Ｏ
ｌクロック信号がＢ　（Ｌ　）出力端子に印加され、０
２クロック信号はＲ（１）出力端子に印加される。

上述されたように、従来技術のアナログＦ’ｌＲフィル
タにおける対称的なコンデンサの対は典型的には処理段
階に於ける変化によって動作特性の一致は不完全であっ
た。従って、その結果の伝達関数の係数は完全でないか
あるいは、対称的にならず非線形の位相応答となり、伝
達関数のゼロ点によって特徴付けされた周波数において
フィルタによる不完全な減衰を生じる。その結果、一定
でない群遅延が発生する。（群遅延は周波数に関する位
相の導関数により示される。） 第５図（Ａ）は、下記の伝達関数によって特徴付けされ
た本発明の好ましい実施例のＦＩＲフィルタの位相応答
特性図である。

Ｈ（ｚ）＝［２，９８＋３．７３　’ｊｚ−’＋２．１
５３ｚ−”−１，１６７ｚ−’−５，７０７ｚ−’　−
１０，６６２ｚ″″６−１５．３６７ｚ−”−１８，７
７９ｚ−’＋１５．３６７ｚ７”−１０，６Ｂ２ｚ−”
−５，７０７ｚ−”　−１，１６７ｚ−”＋２．１５３
ｚ−”＋３．７３９ｚ−ｔｓ＋２．９８ｚ″″”］／６
６．８４ この位相応答は線形であることがわかる。しかしながら
、従来技術のアナログ技術によって作成されたフィルタ
は、コンデンサのエリア整合において最大１０％までの
差動誤差を示す。例えば、製作工程における不完全さに
よりｚ−５及びｚ−９の係数間において１０％の差動誤
差を生じた。（つまり、１０．６２２ｚ−５及び１０．
６６２　ｚ″″８に対して−９，６６２ｚ″″５及び−
１１，６６２ｚ″″９となった。）その位相応答特性の
結果が第５図（Ｂ）に示されている。従っである１つの
係数の組における単に１０％の差動誤差が、結果的には
かなりの線形に関するロスを生じ、それが、伝送中にお
ける符号量干渉に寄与する。

要約すると、本発明は、ディジタル技術及びアナログ技
術の両方の技術を利用した対称ＦＩＲフィルタである。

ディジタル入力信号ガ受信され、それに応答してディジ
タル的にろ波されたアナログ出力信号が発生される。フ
ィルタのアナログ部分は、０ＭＯ８技術によって作成さ
れたスイッチト・キャパシタの配列を用いて作成される
。スイッチト・キャパシタの配列を用いることにより、
本発明は非常に高速で動作浜つまりリアルタイムで）、
そしてフィルタの電力消費は非常に少ない。

スイッチト・キャパシタの配列におけるコンデンサのう
ちある予め決められたコンデンサを放電することによっ
て特徴付けられた不必要な乗算を除去するために、また
ディジタル入力信号を処理するための複数のディジタル
処理回路を備えるために、フィルタの対称的な特性が利
用される。

アナログ部分に設けられることが必要なコンデンサの数
は、従来技術のアナログＦＩＲフィルタで用いられる数
のおよそ半分に減少されてきている。

本発明によるフィルタは、例えばより合わせられたチッ
プ・リング線の対のような平衡線に沿ったディジタル信
号の伝送に対して特に役立つ。

ディジタル信号はここでは“データ・ビット”を備えて
いるものとして述べられてきた。しかしながら、該ディ
ジタル信号はＰＣＭ音声ビット等を含むことができたと
して理解されるであろう。

好ましい実施例は、（例えばＰＡＢＸのような）ディジ
タル通信システム及びより合わせられたチップ・リング
線の対を介して接続される１つあるいはそれ以上のディ
ジタル周辺回路の間のディジタル信号の双方向伝送を供
給するための単一のＶＬＳＩディジタル回路網のライン
・インターフェイス回路に含まれる。

他の多くの変形や代替の実施例は、本発明を理解する当
該技術分野の専門家によって考えられる。

例えば、好ましい実施例が１５の係数を有する（つまり
、奇数次のフィルタ）として述べたが、一方偶数次のフ
ィルタが第１図で示されるように単に“Ｔ”型回路８を
除去し、回路７のＱ（Ｉ　）出力端子を回路７のＤ（Ｎ
−１）入力端子に相互接続することによって得ることが
できる。同様に、正と負の係数の適当な数と組み合せは
、種々の次数のＦＩＲフィルタに対する“Ｐ”型及び“
Ｍ“型回路を適当に選択することによって実現すること
ができる。

ここで開示された原理を用いて設計された以上の実施例
及び他のすべての実施例又は変形例は、本明細書に記載
の特許請求の範囲で定義された本発明の範囲内で考える
ことができる。

［発明の効果］ 以上詳述したように、本発明によれば、フィルタを実現
する際効果的に乗算の計算ステップを除去することがで
きるとともに、少ない電力消費でかつ高速で動作するス
イッチト・キャパシタの配列を用いてフィルタを実現し
たので、全体の電力消費を少なくすることができるとと
もにリアルタイムで動作しかつ線形の位相応答特性を有
する対称有限インパルス応答フィルタを実現することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すスイッチト・キャパシ
タを用いた対称有限インパルス応答フィルタのブロック
図、 第２図は第１図の対称有限インパルス応答フィルタの重
なりが生じない０１及び０２のクロック信号のタイミン
グチャート、 第３図は第１図の“Ｐ”型ディジタル処理回路の内部回
路を示すブロック図、 第４図は第１図の“Ｔ“型ディジタル処理回路の内部回
路を示すブロック図、 第５図（Ａ）はある第１の伝達関数で特徴付けられた第
１図の対称有限インパルス応答フィルタの周波数対位相
応答特性を示す図、 第５図（Ｂ）はある第２の伝達関薮で特徴付けられた第
１図の対称有限インパルス応答フィルタの周波数対位相
応答特性を示す図である。 １．２．３・・・“Ｐ”型ディジタル処理回路、４．５
．６．７・・・“Ｍ”型ディジタル処理回路、８・・・
“Ｔ”型ディジタル処理回路、９・・・基準電圧源接続
線、 １０・・・バイアス電圧源接続線、 １１．１２・・・インバータ、 １３ないし２８・・・ＭＯ９型トランジスタ、２９ない
し３６・・・コンデンサ、 ３７・・・減衰コンデンサ、 ３８．３９・・・伝送ゲート、 ４０・・・演算増幅器、 ４１・・・コンデンサ、 ４２・・・レベル保持コンデンサ、 ４３．４４・・・伝送ゲート、 ４５・・・コンデンサ、 ４６・・・抵抗、 ４７・・・コンデンサ、 ５０．５３・・・伝送ゲート、 ５１．５４・・・コンデンサ、 ５２．５５・・・インバータ、 ５６．５７・・・伝送ゲート、 ５８．５９・・・コンデンサ、 ６０．６１・・・インバータ、 ６２・・・ナントゲート、 ６３．６４・・・伝送ゲート、 ６５・・・インバータ、 ６６・・・ノアゲート、 ６７．６８・・・伝送ゲート、 ６９・・・インバータ、 ７０・・・ナントゲート、 ７１　、・・Ｉ　゛ソノ（−々− ７２．７３・・・伝送ゲート、 ８０．８１・・・伝送ゲート、 ８２．８３・・・コンデンサ、 ８４．８５．８６・・・インバニタ、 ８７．８８．８９．９０・・・伝送ゲート。 特許出願人　マイチル・コーポレーション化　理　人　
弁理士　青白　葆外２名 第２図 第４図 ＶｂＣ２Ｖｌ）　Ｃｌ 第３図 Ｒ（１）　　　　　Ｂ（１） ｂｖｂ

Claims (16)

【特許請求の範囲】
1. （１）予め決められた複数の対称の係数の対を有するあ
   る予め決められた伝達関数によって特徴づけられる対称
   有限インパルス応答フィルタであって、 予め決められた論理レベルを有する一連のビットを備え
   るある入力信号を受信するための手段と、上記係数の対
   のうち対応する対の係数に比例する各静電容量を有する
   複数のコンデンサと、上記受信されたビットの論理レベ
   ルを連続的に検出し、もし対応する上記係数の対の予め
   決められた第１の対に対応する上記受信されたされたビ
   ットのうち予め決められた第１の対の個々のビットが同
   一の論理レベルを有するならば上記コンデンサのうち予
   め決められたコンデンサを連続的に充電し、一方もし対
   応する上記係数の対の予め決められた第２の対に対応す
   る上記受信されたビットの予め決められた第２の対の個
   々のビットが反対の論理レベルを有するならば上記コン
   デンサのうち別のコンデンサを放電することを保持する
   ための手段と、 上記コンデンサの電圧を連続的に加算しそれに応答して
   ある出力信号を発生するための上記複数のコンデンサの
   上記第１の端子に接続される手段とを備え、 上記出力信号が予め決められた上記伝達関数に従ってろ
   波された上記ディジタル入力信号のアナログ変換信号で
   あることを特徴とする対称有限インパルス応答フィルタ
   。
2. （２）上記付加的な係数値にほぼ等しいある静電容量を
   有するとともに上記複数のコンデンサの電圧を連続的に
   加算するための上記手段に接続される第１の端子を有す
   るある付加的なコンデンサと、上記付加的な係数に対応
   する上記一連のビットの付加的なビットの論理レベルを
   連続的に検出しそれに応答して上記付加的なコンデンサ
   を正又は負の上記電圧のうちの１つの電圧に連続的に充
   電するための手段とをさらに含み、偶数次フィルタであ
   るとともにある付加的な係数を有するある伝達関数によ
   って特徴付けられることを特徴とする特許請求の範囲第
   １項記載の対称有限インパルス応答フィルタ。
3. （３）上記複数のコンデンサの上記各静電容量が上記対
   応する係数の対の各係数値の２倍の値にほぼ等しいこと
   を特徴とする特許請求の範囲第２項記載の対称有限イン
   パルス応答フィルタ。
4. （４）上記入力信号を受信するための上記手段が上記連
   続するビットを記憶しシフトするための縦続接続される
   複数のシフトレジスタを備えていることを特徴とする特
   許請求の範囲第１項、第２項又は第３項記載の対称有限
   インパルス応答フィルタ。
5. （５）ある基準電圧源と、 あるバイアス電圧源と、 上記バイアス電圧源と、上記コンデンサの電圧を連続的
   に加算するための上記手段との間で交互に上記コンデン
   サの上記第１の端子に接続するための第１のスイッチ手
   段と、 もし対応する上記第１のビットの対が上記論理レベルの
   うち予め決められた第１の論理レベルであるならば上記
   第１のスイッチ手段と同一の位相で、一方もし対応する
   上記第１のビットの対が上記論理レベルの第２の反対の
   論理レベルであるならば上記第１のスイッチ手段と逆の
   位相で、上記バイアス電圧源と上記基準電圧源との間を
   交互に、上記複数のコンデンサの上記第２の端子の個々
   の端子に接続し、上記受信されたビットの論理レベルを
   検出するための上記手段に接続するための複数の第２の
   スイッチ手段とをさらに備えたことを特徴とする特許請
   求の範囲第１項、第２項、又は第３項記載の対称有限イ
   ンパルス応答フィルタ。
6. （６）上記コンデンサの電圧を連続的に加算するための
   上記手段が、上記コンデンサの上記第１の端子に接続さ
   れる入力と、上記出力信号を伝送するための出力とを有
   する積分回路を備えたことを特徴とする特許請求の範囲
   第１項、第２項又は第３項記載の対称有限インパルス応
   答フィルタ。
7. （７）正及び負の複数の係数の対を有するある予め決め
   られた伝達関数によって特徴づけられる対称有限インパ
   ルス応答フィルタであつて、 ある一連の入力ビットを受信し記憶するための縦続接続
   される複数のシフトレジスタと、 上記正及び負の係数の対の各係数の対に対応する上記受
   信されたビットの予め決められた第１及び第２の対の論
   理レベルを検出し、それに応答して制御信号を発生する
   ための上記シフトレジスタのうち予め決められた第１及
   び第２のシフトレジスタに接続される複数の第１及び第
   ２のディジタル処理回路と、 上記係数の対のうち対応する係数の対の係数に比例する
   各静電容量を有するとともに共通に接続される第１の端
   子を有する複数のコンデンサと、上記制御信号を受信し
   、上記制御信号の予め決められた第１の制御信号を受信
   するのに応答して上記コンデンサのうち予め決められた
   第１のコンデンサをある正の電圧に充電し、また上記制
   御信号の予め決められた第２の制御信号を受信するのに
   応答して上記コンデンサのうち予め決められた第２のコ
   ンデンサをある負の電圧に充電し、さらに上記制御信号
   の予め決められた第３の制御信号を受信するのに応答し
   て上記コンデンサのうち予め決められた第３のコンデン
   サを放電し、上記複数の第１及び第２の各ディジタル処
   理回路及び上記各コンデンサの第２の端子に接続される
   複数のスイッチ手段と、 上記コンデンサの電圧を受信して加算しそれに応答して
   あるアナログ出力信号を発生するための上記コンデンサ
   の上記第１の端子にある回路で接続される積分器手段と
   を備え、 上記コンデンサの上記充電及び放電によって上記伝達関
   数に従って上記一連の入力ビットをろ波し上記積分器手
   段が上記ろ波された一連のビットをアナログの形に変換
   することを特徴とする対称有限インパルス応答フィルタ
   。
8. （８）上記一連のビットのある予め決められた論理レベ
   ルを有する付加的なビットを受信し記憶するための複数
   のシフトレジスタに縦続に接続されるある付加的なシフ
   トレジスタと、 上記付加的なビットの論理レベルを検出しそれに応答し
   て上記第１又は第２の予め決められた制御信号のうち１
   つの制御信号を発生するための上記付加的なシフトレジ
   スタに接続されるある付加的なディジタル処理回路と、 上記付加的な係数とほぼ等しい値の静電容量を有すると
   ともに上記積分器手段に接続される第１の端子を有する
   ある付加的なコンデンサと、上記制御信号を受信し、上
   記予め決められた第１の制御信号を受信するのに応答し
   て上記付加的なコンデンサをある正の電圧に充電し、ま
   た上記予め決められた第２の制御信号を受信するのに応
   答して上記付加的なコンデンサをある負の電圧に充電す
   るための、上記付加的なディジタル処理回路及び上記付
   加的なコンデンサの第２の端子に接続される付加的なス
   イッチの手段とをさらに含み、偶数次のフィルタであり
   、ある付加的な係数を有するある伝達関数によって特徴
   づけられる特許請求の範囲第７項記載の対称有限インパ
   ルス応答フィルタ。
9. （９）上記複数の第１のディジタル処理回路のそれぞれ
   がさらに、 受信されたビットの上記予め決められた対のある対応す
   る１つの対の個々のビットの論理ローレベルを検出する
   のに応答して上記予め決められた第１の制御信号を発生
   するためのある第１の論理回路と、 受信されたビットの対応する予め決められた対の上記個
   々のビットの論理ハイレベルを検出するのに応答して上
   記予め決められた第２の制御信号を発生するためのある
   第２の論理回路と、 受信されたビットの対応する予め決められた対の上記個
   々のビットの反対の論理レベルを検出するのに応答して
   上記予め決められた第３の制御信号を発生するためのあ
   る第３の論理回路とを備えたことを特徴とする特許請求
   の範囲第７項記載の対称有限インパルス応答フィルタ。
10. （１０）上記複数の第２のディジタル処理回路のそれぞ
    れがさらに、 受信されたビットの上記予め決められた対のある対応す
    る対の個々のビットの論理ローレベルを検出するのに応
    答して上記予め決められた第２の制御信号を発生するた
    めのある第１の論理回路と、受信されたビットの対応す
    る予め決められた対の上記個々のビットの論理ハイレベ
    ルを検出するのに応答して上記予め決められた第１の制
    御信号を発生するためのある第２の論理回路と、 受信されたビットの対応する予め決められた対の上記個
    々のビットの反対の論理レベルを検出するのに応答して
    上記予め決められた第３の制御信号を発生するためのあ
    る第３の論理回路とをさらに備えたことを特徴とする特
    許請求の範囲第７項記載の対称有限インパルス応答フィ
    ルタ。
11. （１１）上記付加的なディジタル処理回路がさらに、上
    記付加的なビットのある論理ローレベルを検出するのに
    応答して上記予め決められた第２の制御信号を発生する
    ためのある第１の論理回路と、上記付加的なビットのあ
    る論理ハイレベルを検出するのに応答して上記予め決め
    られた第１の制御信号を発生するためのある第２の論理
    回路とを備えたことを特徴とする特許請求の範囲第８項
    記載の対称有限インパルス応答フィルタ。
12. （１２）上記複数のコンデンサの上記各静電容量が上記
    対応する係数の対の各係数の値の２倍の値にほぼ等しい
    値であることを特徴とする特許請求の範囲第７項、第９
    項又は第１０項記載の対称有限インパルス応答フィルタ
    。
13. （１３）上記複数のスイッチ手段が、上記コンデンサの
    第２の端子に接続される第１の端子と、正の電圧源及び
    負の電圧源にそれぞれ接続される第２の端子と、上記各
    論理回路に接続される制御入力を有する複数のトランジ
    スタの対を備えていることを特徴とする特許請求の範囲
    第７項記載の対称有限インパルス応答フィルタ。
14. （１４）上記第１の制御信号が上記トランジスタの対の
    各制御入力に印加するための重なりが生じないクロック
    信号の対を備えており、 また上記第２の制御信号が上記各制御入力に印加するた
    めの重なりが生じないクロック信号の上記対に対して位
    相が逆転したクロック信号の対を備えており、 さらに上記第３の制御信号が上記各制御入力に印加する
    ための基準電圧とバイアス電圧の対を備えていることを
    特徴とする特許請求の範囲第１３項記載の対称有限イン
    パルス応答フィルタ。
15. （１５）上記積分回路が、ある演算増幅器と、上記演算
    増幅器の入力と出力に接続されるある別のコンデンサと
    を備え、上記演算増幅器の入力がある回路で上記複数の
    コンデンサの上記第１の端子と接続されることを特徴と
    する特許請求の範囲第９項、第１０項又は第１１項記載
    の対称有限インパルス応答フィルタ。
16. （１６）上記積分器手段によって受信された上記電圧を
    減衰するための上記複数のコンデンサの上記第１の端子
    と上記積分器手段との間に接続されるある減衰コンデン
    サをさらに含むことを特徴とする特許請求の範囲第９項
    、第１０項又は第１１項記載の対称有限インパルス応答
    フィルタ。