JPS6127642A - 混成集積回路の製造方法 - Google Patents
混成集積回路の製造方法Info
- Publication number
- JPS6127642A JPS6127642A JP14761284A JP14761284A JPS6127642A JP S6127642 A JPS6127642 A JP S6127642A JP 14761284 A JP14761284 A JP 14761284A JP 14761284 A JP14761284 A JP 14761284A JP S6127642 A JPS6127642 A JP S6127642A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- hybrid integrated
- defective
- wiring pattern
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は混成集積回路、特（＝不良箇所の修正（二連し
た混成集積回路の製造方法に関する。
た混成集積回路の製造方法に関する。
混成集積回路は同一基板上に多数の集積回路チップやチ
ップ抵抗やチップコンデンサ等のチップ部品を実装して
構成されている。実装形態にはチップアンドワイヤ一方
式、バンプ方式、チップキャリア方式等種々のものが知
られている。この場合、どれか１つのチップが不良であ
っても全体として不良品となってしまうため、不良チッ
プを交換する必要がある。しかしながらこの不良チップ
の交換時にチップと基板上の配線との電気的接続をはか
るためのポンディングパッドや配線（＝損傷を与え、再
び電気的接続を得ることが困難になる場合が往々にしで
ある。この傾向は特（；高密度になるとともに顕著にな
る。このことはすなわち、歩留りの低下および生産性の
低下を意味する。
ップ抵抗やチップコンデンサ等のチップ部品を実装して
構成されている。実装形態にはチップアンドワイヤ一方
式、バンプ方式、チップキャリア方式等種々のものが知
られている。この場合、どれか１つのチップが不良であ
っても全体として不良品となってしまうため、不良チッ
プを交換する必要がある。しかしながらこの不良チップ
の交換時にチップと基板上の配線との電気的接続をはか
るためのポンディングパッドや配線（＝損傷を与え、再
び電気的接続を得ることが困難になる場合が往々にしで
ある。この傾向は特（；高密度になるとともに顕著にな
る。このことはすなわち、歩留りの低下および生産性の
低下を意味する。
一般に、基板上の１もしくは少数の不良箇所が修正不可
能なために全体が不良品になる場合が最も多い。
能なために全体が不良品になる場合が最も多い。
本発明は従来の問題点を解決すること、すなわち不良チ
ップの交換が容易で歩留りの高い混成集積回路の製造方
法を提供することを目的とする。
ップの交換が容易で歩留りの高い混成集積回路の製造方
法を提供することを目的とする。
本発明は不良素子及び／又はその素子周辺の不良配線パ
ターンのある領域中の当該素子を取り除いた後、当該領
域の配線パターンと同一の配線パターンを施した新たな
基板及び素子を実装して電気的接続を施すようにしたこ
とを特徴とする混成集積回路の製造方法である。
ターンのある領域中の当該素子を取り除いた後、当該領
域の配線パターンと同一の配線パターンを施した新たな
基板及び素子を実装して電気的接続を施すようにしたこ
とを特徴とする混成集積回路の製造方法である。
不良領域の配線やポンディングパッドに修正不可能な損
傷が与えられていても、その領域全体を容易に交換して
良品化できる。すなわち実装にン、因する不良箇所を全
て修正できるため歩留りが高く、生産性の高い混成集積
回路を容易に作成することができる 〔発明の実施例〕 第１図は本発明の一実施例を示す斜視図である。
傷が与えられていても、その領域全体を容易に交換して
良品化できる。すなわち実装にン、因する不良箇所を全
て修正できるため歩留りが高く、生産性の高い混成集積
回路を容易に作成することができる 〔発明の実施例〕 第１図は本発明の一実施例を示す斜視図である。
基板１上Ｃ二複数の素子２が実装されており、ポンディ
ングワイヤー８により基板上の配線に電気的に接続され
ている（第１図（ａ））。電気的検査によって判明した
不良素子２′や不良配線パターンのある領域４′中の不
良素子２′を除去した後（第１図（ｂ））、その不良領
域の配線パターンと同一の配線を施した第２の基体５を
その領域４′上に接着し、新しい素子ｌを実装する。し
かる後、ボンディングワイヤ６等の接続手段により基板
１と第２の基板５上の配線パターンとの電気的接続を得
てい乙（第１図（Ｃ））。素子２“を実装する順序は第
２の基板５を基板１に接着する前でも後でも良いが、あ
らかじめ実装しておけば素子？として裸の集積回路チッ
プを用いた場合に前検査が可能であるため、より望まし
い。
ングワイヤー８により基板上の配線に電気的に接続され
ている（第１図（ａ））。電気的検査によって判明した
不良素子２′や不良配線パターンのある領域４′中の不
良素子２′を除去した後（第１図（ｂ））、その不良領
域の配線パターンと同一の配線を施した第２の基体５を
その領域４′上に接着し、新しい素子ｌを実装する。し
かる後、ボンディングワイヤ６等の接続手段により基板
１と第２の基板５上の配線パターンとの電気的接続を得
てい乙（第１図（Ｃ））。素子２“を実装する順序は第
２の基板５を基板１に接着する前でも後でも良いが、あ
らかじめ実装しておけば素子？として裸の集積回路チッ
プを用いた場合に前検査が可能であるため、より望まし
い。
本発明の様な構造をとることにより、不良領域の配線や
ポンディングパッドに修正不可能なほど損傷が与えられ
ていても、その領域全体を交換して良品にすることが容
易である。
ポンディングパッドに修正不可能なほど損傷が与えられ
ていても、その領域全体を交換して良品にすることが容
易である。
本発明においては、前記複数個の素子２およびその周囲
の領域４の配線パターンが同一である場合、第２の基板
５として一種類を用意しておけば良く、さらに望ましい
。
の領域４の配線パターンが同一である場合、第２の基板
５として一種類を用意しておけば良く、さらに望ましい
。
また、密着型イメージセンサとよばれる長尺凰イメージ
センサやサーマルヘッド等の様な装置に於ては、上記同
一の配線パターンや同一素子が複数個組合せて構成され
ており、また、一つの領域の配線パターンは他の領域の
配線パターンと交鎖することなく一般に独立に形成され
ている。またその配線パターンの多くは光電変換素子ア
レイや抵抗体アレイ７の方向に向っている。そのため、
第２の基板５上の配線パターンと基板１上の配線パター
ンとの接続はより容易（二なり、より好適である。
センサやサーマルヘッド等の様な装置に於ては、上記同
一の配線パターンや同一素子が複数個組合せて構成され
ており、また、一つの領域の配線パターンは他の領域の
配線パターンと交鎖することなく一般に独立に形成され
ている。またその配線パターンの多くは光電変換素子ア
レイや抵抗体アレイ７の方向に向っている。そのため、
第２の基板５上の配線パターンと基板１上の配線パター
ンとの接続はより容易（二なり、より好適である。
本発明の一実施例としてポンディングワイヤーを用いた
チップアンドワイヤ一方式について説明したが、本発明
はこれに限定されるものではなく、他のポンディング方
式、例えばバンプ方式、ビームリード方式等にも有効で
あることは言うまでもない。また第２の基板５と基板１
との接続６二ついても同様であり、上記バンプ方式、ビ
ームリード方式、導電ゴム接続方式等種々可能である。
チップアンドワイヤ一方式について説明したが、本発明
はこれに限定されるものではなく、他のポンディング方
式、例えばバンプ方式、ビームリード方式等にも有効で
あることは言うまでもない。また第２の基板５と基板１
との接続６二ついても同様であり、上記バンプ方式、ビ
ームリード方式、導電ゴム接続方式等種々可能である。
第１図は本発明の一実施例を説明するための斜視図であ
る２ １・・・基板、２・・・素子、２′・・・不良素子、グ
′・・・新しい素子、４・・・領域、４′−不良領域、
５・・・第２の基板、６・・・ポンディングワイヤー。 代理人 弁理士 則 近 憲 佑 ０丘か１名）第
１ 図 （α２ （ｂ） 手 続 補 正 書（自発） 昭和５ｆ１１．９５ 日
る２ １・・・基板、２・・・素子、２′・・・不良素子、グ
′・・・新しい素子、４・・・領域、４′−不良領域、
５・・・第２の基板、６・・・ポンディングワイヤー。 代理人 弁理士 則 近 憲 佑 ０丘か１名）第
１ 図 （α２ （ｂ） 手 続 補 正 書（自発） 昭和５ｆ１１．９５ 日
Claims (3)
- （１）同一基板上に複数個の素子を実装する混成集積回
路を製造するに際し、不良素子及び／又はその素子周囲
の不良配線パターンのある領域中の素子を取り除いた後
、該領域の配線パターンと同一の配線パターンを施した
新たな基板及び素子を実装して電気的接続を施すことを
特徴とする混成集積回路の製造方法。 - （２）前記素子及び前記領域は、複数の同一形状のもの
から成ることを特徴とする特許請求の範囲第１項記載の
混成集積回路の製造方法。 - （３）前記素子はサーマルヘツド用のアレイ状抵抗素子
もしくはイメージセンサ用のアレイ状光電変換素子であ
ることを特徴とする特許請求の範囲第１項記載の混成集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14761284A JPS6127642A (ja) | 1984-07-18 | 1984-07-18 | 混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14761284A JPS6127642A (ja) | 1984-07-18 | 1984-07-18 | 混成集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6127642A true JPS6127642A (ja) | 1986-02-07 |
Family
ID=15434259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14761284A Pending JPS6127642A (ja) | 1984-07-18 | 1984-07-18 | 混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127642A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124456A (en) * | 1981-01-26 | 1982-08-03 | Mitsubishi Electric Corp | Semiconductor device |
| JPS58220455A (ja) * | 1982-06-16 | 1983-12-22 | Sharp Corp | 半導体装置 |
-
1984
- 1984-07-18 JP JP14761284A patent/JPS6127642A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124456A (en) * | 1981-01-26 | 1982-08-03 | Mitsubishi Electric Corp | Semiconductor device |
| JPS58220455A (ja) * | 1982-06-16 | 1983-12-22 | Sharp Corp | 半導体装置 |
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