JPS6127667A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6127667A JPS6127667A JP14820984A JP14820984A JPS6127667A JP S6127667 A JPS6127667 A JP S6127667A JP 14820984 A JP14820984 A JP 14820984A JP 14820984 A JP14820984 A JP 14820984A JP S6127667 A JPS6127667 A JP S6127667A
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- JP
- Japan
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- insulating substrate
- elements
- insulating base
- semiconductor device
- conductive
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/401—Package configurations characterised by multiple insulating or insulated package substrates, interposers or RDLs
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、同一の絶縁基板上に論理回路素子とメモリ
素子を実装し、かつ絶縁基板上の各素子の配置が任意に
選択可能である、高実装密度及び高信頼性の半導体装置
に関するものである。
素子を実装し、かつ絶縁基板上の各素子の配置が任意に
選択可能である、高実装密度及び高信頼性の半導体装置
に関するものである。
近年、電子装置の小型化、高性能化の要求に対応するた
めに、集積回路の素子の高密度実装の必要性が高まって
きている。このためには、素子自体の集積度を上けるだ
けでなく、１個の半導体装置に複数個の集積回路の素子
を塔載する、いわゆるマルチチップモジュールという実
装が重要である。この中では、論理回路素子とメモリ素
子を同じ半導体装置に実装するということも当然に考慮
されなければならない。
めに、集積回路の素子の高密度実装の必要性が高まって
きている。このためには、素子自体の集積度を上けるだ
けでなく、１個の半導体装置に複数個の集積回路の素子
を塔載する、いわゆるマルチチップモジュールという実
装が重要である。この中では、論理回路素子とメモリ素
子を同じ半導体装置に実装するということも当然に考慮
されなければならない。
従来、論理回路素子とメモリ素子を同一の絶縁基板上に
塔載したマルチチップモジュール半導体装置としては、
第１図（ａ）及び（ｂ）に示すものがあった。第１図（
ａ）及び（ｂ）は、それぞれ従来の半導体装置の構成を
示す斜視図及び断面図である。各図において、１は論理
回路素子、２はメモリ素子、３はセラミック等の誘電体
から成る絶縁基板、４は外部リード、５は半田バンプ、
６は導電パｐ −７、７はスルーホール、８は各素子の
信号を相互に導通するための信号配線パターン形成層、
９は給電パターン層、１０は半導体装置である。
塔載したマルチチップモジュール半導体装置としては、
第１図（ａ）及び（ｂ）に示すものがあった。第１図（
ａ）及び（ｂ）は、それぞれ従来の半導体装置の構成を
示す斜視図及び断面図である。各図において、１は論理
回路素子、２はメモリ素子、３はセラミック等の誘電体
から成る絶縁基板、４は外部リード、５は半田バンプ、
６は導電パｐ −７、７はスルーホール、８は各素子の
信号を相互に導通するための信号配線パターン形成層、
９は給電パターン層、１０は半導体装置である。
次に、上記第１図（ａ）及び（ｂ）に示す従来の半導体
装置の具体的な構成について説明する。論理回路素子１
とメモリ素子２の信号は、絶縁基板３内にて格子の形状
に展開される（第１図（ｂ）の一点鎖線を参照）。この
格子のピッチは、塔載される素子の信号数、絶縁基板３
の外形寸法、外部リード４のピッチ等によって決定され
る。この様にして展開された信号は、信号配線パターン
形成層８で相互に導通され、外部リード４にも導通され
る。上述の様な構造にすると、信号配線パターン形成層
８の設計変更だけで、異なる半導体装置を構成すること
ができる。
装置の具体的な構成について説明する。論理回路素子１
とメモリ素子２の信号は、絶縁基板３内にて格子の形状
に展開される（第１図（ｂ）の一点鎖線を参照）。この
格子のピッチは、塔載される素子の信号数、絶縁基板３
の外形寸法、外部リード４のピッチ等によって決定され
る。この様にして展開された信号は、信号配線パターン
形成層８で相互に導通され、外部リード４にも導通され
る。上述の様な構造にすると、信号配線パターン形成層
８の設計変更だけで、異なる半導体装置を構成すること
ができる。
従来の半導体装置は以上の様に構成されているので、信
号配線パターン形成層８の設計変更にょシ信号配線パタ
ーンの変更は容易にできるが、論理回路素子１及びメモ
リ素子２の配置や搭載数は、絶縁基板３によシ特定して
固定されているため、その変更ができ々いという欠点が
あった。
号配線パターン形成層８の設計変更にょシ信号配線パタ
ーンの変更は容易にできるが、論理回路素子１及びメモ
リ素子２の配置や搭載数は、絶縁基板３によシ特定して
固定されているため、その変更ができ々いという欠点が
あった。
この発明は、上記の様な従来のものの欠点を改善する目
的でなされたもので、集積回路の素子を塔載し、この素
子と電気的に接続されている第１の導電パッドを格子状
に配置した第１の絶縁基板と、一方の面に外部リードを
設け、他方の面に前記第１の導電パッドと同一格子状に
第２の導電パッドを配置した第２の絶縁基板を備え、複
数個の第１の絶縁基板を第２の絶縁基板上の所望の位置
に配置し、前記第１と第２の導電パッドを互いに電気的
に接続することにより、半導体装置ごとに各素子の配置
を任意に選択できる半導体装置を提供するものである。
的でなされたもので、集積回路の素子を塔載し、この素
子と電気的に接続されている第１の導電パッドを格子状
に配置した第１の絶縁基板と、一方の面に外部リードを
設け、他方の面に前記第１の導電パッドと同一格子状に
第２の導電パッドを配置した第２の絶縁基板を備え、複
数個の第１の絶縁基板を第２の絶縁基板上の所望の位置
に配置し、前記第１と第２の導電パッドを互いに電気的
に接続することにより、半導体装置ごとに各素子の配置
を任意に選択できる半導体装置を提供するものである。
以下、この発明の実施例を図について説明する。
第２図（ａ）及び（ｂ）は、それぞれこの発明の一実施
例である半導体装置の構成を示す斜視図及び断面図であ
る。各図において、１は論理回路素子、２はメモリ素子
、４は外部リード、５は半田パン”プ、６は導電パター
ン、７はスルーホール、８は信号配線パターン形成層、
９は給電パターン層、１１は素子塔載用のセラミック等
の誘電体から成る第１の絶縁基板、１２は同じくセラミ
ック等から成る第２の絶縁基板、１３は第１の絶縁基板
１１の素子接続点の展開位置に格子状に設けられた第１
の導電パッド、１４は第２の絶縁基板１２の表面に設け
られた信号配線格子を示す第２の導電パッドであり、第
１及び第２の各導電パッド１３．１４のピッチは同一で
ある。１５は第１及び第２の各絶縁基板１１．１２を互
いに接続する半田バンプである。この実施例では、メモ
リ素子はワイヤボンディング方式によシアセンブリされ
ているが、これは、半田バンプ５の成分である鉛から生
じるα線によるメモリのソフトエラ一対策のためである
。
例である半導体装置の構成を示す斜視図及び断面図であ
る。各図において、１は論理回路素子、２はメモリ素子
、４は外部リード、５は半田パン”プ、６は導電パター
ン、７はスルーホール、８は信号配線パターン形成層、
９は給電パターン層、１１は素子塔載用のセラミック等
の誘電体から成る第１の絶縁基板、１２は同じくセラミ
ック等から成る第２の絶縁基板、１３は第１の絶縁基板
１１の素子接続点の展開位置に格子状に設けられた第１
の導電パッド、１４は第２の絶縁基板１２の表面に設け
られた信号配線格子を示す第２の導電パッドであり、第
１及び第２の各導電パッド１３．１４のピッチは同一で
ある。１５は第１及び第２の各絶縁基板１１．１２を互
いに接続する半田バンプである。この実施例では、メモ
リ素子はワイヤボンディング方式によシアセンブリされ
ているが、これは、半田バンプ５の成分である鉛から生
じるα線によるメモリのソフトエラ一対策のためである
。
第３図（ａ）及び（ｂ）は、それぞれ第２図（ｂ）の第
１の絶縁基板において、フリップチップボンディング方
式及びワイヤボンディング方式による上面図、底面図及
び断面図である。各図に示す様に、第１の絶縁基板１１
において、３１は７リツブチツプボンデイング用パツド
、３２はワイヤボンデインク用パッド、３３はダイボン
ドエリアである。
１の絶縁基板において、フリップチップボンディング方
式及びワイヤボンディング方式による上面図、底面図及
び断面図である。各図に示す様に、第１の絶縁基板１１
において、３１は７リツブチツプボンデイング用パツド
、３２はワイヤボンデインク用パッド、３３はダイボン
ドエリアである。
第４図（ａ）及び（ｂ）は、それぞれ第２図（ｂ）の第
２の絶縁基板の構成を示す斜視図及び断面図である。
２の絶縁基板の構成を示す斜視図及び断面図である。
各図に示す様に、第２の絶縁基板１２において、４は外
部リード、６は導電パターン、７はスルーホール、８は
信号配線パターン形成層、９は給電パターン層、１４は
第２の導電パッドであシ、この第２の導電パッド１４は
、第４図（ａ）に示す様に格子状に配置されている。
部リード、６は導電パターン、７はスルーホール、８は
信号配線パターン形成層、９は給電パターン層、１４は
第２の導電パッドであシ、この第２の導電パッド１４は
、第４図（ａ）に示す様に格子状に配置されている。
次に、上記第２図（ａ）及び（ｂ）に示すこの発明の一
実施例である半導体装置の具体的な構成について説明す
る。７リップチップボンディング方式又はワイヤボンデ
ィング方式によって、第１の絶縁基板１１に塔載された
素子の信号は、第１の絶縁基板１１内に形成された導電
パターン６、スルーホール７により信号配線格子と同一
の格子の形状に展開され、第１の導電パッド１３に導通
される。
実施例である半導体装置の具体的な構成について説明す
る。７リップチップボンディング方式又はワイヤボンデ
ィング方式によって、第１の絶縁基板１１に塔載された
素子の信号は、第１の絶縁基板１１内に形成された導電
パターン６、スルーホール７により信号配線格子と同一
の格子の形状に展開され、第１の導電パッド１３に導通
される。
この様な素子を塔載した第１の絶縁基板１１を第２の絶
縁基板１２上の所望の位置に配置し、第１の導電パッド
１３と第２の導電パッド１４を半田バンプ１５を介して
互いに接続する。この様にして、第１及び第２の各絶縁
基板１１．１２を接続することにより、第２の絶縁基板
１２内の信号配線パターン形成層８に形成された導電パ
ターン６とスルーホール７によシ、各素子の相互の信号
は導通され、また、外部リード４にも導通される。
縁基板１２上の所望の位置に配置し、第１の導電パッド
１３と第２の導電パッド１４を半田バンプ１５を介して
互いに接続する。この様にして、第１及び第２の各絶縁
基板１１．１２を接続することにより、第２の絶縁基板
１２内の信号配線パターン形成層８に形成された導電パ
ターン６とスルーホール７によシ、各素子の相互の信号
は導通され、また、外部リード４にも導通される。
なお、上記実施例では、第１及び第２の各絶縁基板１１
．１２の接続に半田バンプ１５を用いた場合について説
明したが、接続法はこれに限定されるものではない。
．１２の接続に半田バンプ１５を用いた場合について説
明したが、接続法はこれに限定されるものではない。
また、上記実施例では、第１の絶縁基板１１に素子を塔
載する方式として、フリップチップボンディング方式及
びワイヤボンディング方式を例として示したが、他の方
式、例えばテープキャリア方式であっても良い。
載する方式として、フリップチップボンディング方式及
びワイヤボンディング方式を例として示したが、他の方
式、例えばテープキャリア方式であっても良い。
また、上記実施例では、素子を直接に第１の絶縁基板１
１に塔載した場合について説明したが、素子を他のパッ
ケージに塔載し、そのパッケージを第１の絶縁基板１１
に塔載する様にしても良い。
１に塔載した場合について説明したが、素子を他のパッ
ケージに塔載し、そのパッケージを第１の絶縁基板１１
に塔載する様にしても良い。
この発明は以上説明した様に、半導体装置において、集
積回路の素子を塔載し、この素子と電気的に接続されて
いる第１の導電バットを格子状に配置した第１の絶縁基
板と、一方の面に外部リードを設け、他方の面に前記第
１の導電パッドと同一格子状に第２の導電パッドを配置
した第２の絶縁基板を備え、複数個の第１の絶縁基板を
第２の絶縁基板上の所望の位置に配置し、前記第１と第
２の導電パッドを互いに電気的に接続する様にしたので
、半導体装置ごとに各素子の配置を任意に選択すること
ができる効果がある。また、第１の絶縁基板への素子の
塔載は各々独立した工程で行うことが可能となり、一つ
の半導体装置内で素子により異なる素子の塔載方式が採
用でき、展開後の格子だけを統一すれば、塔載する素子
のピッチは任意に決定でき、さらに、展開後の導電パッ
ドを用いれば、素子の搭載後のテストも容易に行うこと
ができるなどの優れた効果を奏するものである。
積回路の素子を塔載し、この素子と電気的に接続されて
いる第１の導電バットを格子状に配置した第１の絶縁基
板と、一方の面に外部リードを設け、他方の面に前記第
１の導電パッドと同一格子状に第２の導電パッドを配置
した第２の絶縁基板を備え、複数個の第１の絶縁基板を
第２の絶縁基板上の所望の位置に配置し、前記第１と第
２の導電パッドを互いに電気的に接続する様にしたので
、半導体装置ごとに各素子の配置を任意に選択すること
ができる効果がある。また、第１の絶縁基板への素子の
塔載は各々独立した工程で行うことが可能となり、一つ
の半導体装置内で素子により異なる素子の塔載方式が採
用でき、展開後の格子だけを統一すれば、塔載する素子
のピッチは任意に決定でき、さらに、展開後の導電パッ
ドを用いれば、素子の搭載後のテストも容易に行うこと
ができるなどの優れた効果を奏するものである。
第１図（ａ）及び（ｂ）は、それぞれ従来の半導体装置
の構成を示す斜視図及び断面図、第２図（ａ）及び（ｂ
）は、それぞれこの発明の一実施例である半導体装置の
構成を示す斜視図及び断面図、第３図（ａ）及び（ｂ）
は、それぞれ第２図（ｂ）の第１の絶縁基板において、
７リツプチツプボンデイング方式及びワイヤボンディン
グ方式による上面図、底面図及び断面図、第４図（ａ）
及び（ｂ）は、それぞれ第２図（ｂ）の第２の絶縁基板
の構成を示す斜視図及び断面図である。 図において、１・・・論理回路素子、２・・・メモリ素
子、３・・・絶縁基板、４・・・外部リード、５゜１５
・・・半田バンプ、６・・・導電パターン、７・・・・
スルーホール、８・・・信号配線パターン形底層、９・
・・給電パターン層、１ｏ・・・半導体装置、１１・・
・第１の絶縁基板、１２・・・第２の絶縁基板、１３・
・・第１の導電パッド、１４・・・第２の導電パッド、
３１・・・フリップチップボンディング用パッド、３２
・・・ワイヤボンディング用パッド、３３・・・グイボ
ンドエリアである。 なお、各図中、同一部分は同一、又は相当部分を示す。
の構成を示す斜視図及び断面図、第２図（ａ）及び（ｂ
）は、それぞれこの発明の一実施例である半導体装置の
構成を示す斜視図及び断面図、第３図（ａ）及び（ｂ）
は、それぞれ第２図（ｂ）の第１の絶縁基板において、
７リツプチツプボンデイング方式及びワイヤボンディン
グ方式による上面図、底面図及び断面図、第４図（ａ）
及び（ｂ）は、それぞれ第２図（ｂ）の第２の絶縁基板
の構成を示す斜視図及び断面図である。 図において、１・・・論理回路素子、２・・・メモリ素
子、３・・・絶縁基板、４・・・外部リード、５゜１５
・・・半田バンプ、６・・・導電パターン、７・・・・
スルーホール、８・・・信号配線パターン形底層、９・
・・給電パターン層、１ｏ・・・半導体装置、１１・・
・第１の絶縁基板、１２・・・第２の絶縁基板、１３・
・・第１の導電パッド、１４・・・第２の導電パッド、
３１・・・フリップチップボンディング用パッド、３２
・・・ワイヤボンディング用パッド、３３・・・グイボ
ンドエリアである。 なお、各図中、同一部分は同一、又は相当部分を示す。
Claims (1)
- 集積回路の素子を塔載した第１の絶縁基板には、前記
素子の塔載面と相対する面に、前記素子の接続点と電気
的に接続されている第１の導電パッドを格子状に配置し
、前記第１の絶縁基板を複数個塔載可能な外形寸法を有
する第２の絶縁基板には、その一方の面に外部と接続す
るための複数本のリードを設け、他方の面に前記第１の
絶縁基板の第１の導電パッドと同一格子状に第２の導電
パッドを配置し、複数個の前記第１の絶縁基板を前記第
２の絶縁基板上の所望の位置に配置し、前記第１と第２
の導電パッドを互いに電気的に接続して成ることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14820984A JPS6127667A (ja) | 1984-07-17 | 1984-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14820984A JPS6127667A (ja) | 1984-07-17 | 1984-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6127667A true JPS6127667A (ja) | 1986-02-07 |
Family
ID=15447704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14820984A Pending JPS6127667A (ja) | 1984-07-17 | 1984-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127667A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4930002A (en) * | 1987-04-01 | 1990-05-29 | Hitachi, Ltd. | Multi-chip module structure |
| US4970577A (en) * | 1988-04-12 | 1990-11-13 | Hitachi, Ltd. | Semiconductor chip module |
| US5177594A (en) * | 1991-01-09 | 1993-01-05 | International Business Machines Corporation | Semiconductor chip interposer module with engineering change wiring and distributed decoupling capacitance |
| US5293067A (en) * | 1991-05-23 | 1994-03-08 | Motorola, Inc. | Integrated circuit chip carrier |
| US5535101A (en) * | 1992-11-03 | 1996-07-09 | Motorola, Inc. | Leadless integrated circuit package |
-
1984
- 1984-07-17 JP JP14820984A patent/JPS6127667A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4930002A (en) * | 1987-04-01 | 1990-05-29 | Hitachi, Ltd. | Multi-chip module structure |
| US4970577A (en) * | 1988-04-12 | 1990-11-13 | Hitachi, Ltd. | Semiconductor chip module |
| US5177594A (en) * | 1991-01-09 | 1993-01-05 | International Business Machines Corporation | Semiconductor chip interposer module with engineering change wiring and distributed decoupling capacitance |
| US5293067A (en) * | 1991-05-23 | 1994-03-08 | Motorola, Inc. | Integrated circuit chip carrier |
| US5535101A (en) * | 1992-11-03 | 1996-07-09 | Motorola, Inc. | Leadless integrated circuit package |
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