JPH0754845B2 - 段状電子装置パッケージ - Google Patents

段状電子装置パッケージ

Info

Publication number
JPH0754845B2
JPH0754845B2 JP4189242A JP18924292A JPH0754845B2 JP H0754845 B2 JPH0754845 B2 JP H0754845B2 JP 4189242 A JP4189242 A JP 4189242A JP 18924292 A JP18924292 A JP 18924292A JP H0754845 B2 JPH0754845 B2 JP H0754845B2
Authority
JP
Japan
Prior art keywords
electronic device
substrate
chip
chips
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4189242A
Other languages
English (en)
Other versions
JPH05211281A (ja
Inventor
ポール・ウイリアム・コテウス
ポール・アンドリュー・モスコウイッツ
フィリップ・マフィー
マーク・ビー・リッター
ジョージ・フレデリック・ウォーカー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH05211281A publication Critical patent/JPH05211281A/ja
Publication of JPH0754845B2 publication Critical patent/JPH0754845B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/366—Assembling printed circuits with other printed circuits substantially perpendicularly to each other
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0314—Elastomeric connector or conductor, e.g. rubber with metallic filler
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10484—Obliquely mounted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/325—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by abutting or pinching; Mechanical auxiliary parts therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5525—Materials of bond wires comprising metals or metalloids, e.g. silver comprising copper [Cu]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/60—Strap connectors, e.g. thick copper clips for grounding of power devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/24—Configurations of stacked chips at least one of the stacked chips being laterally offset from a neighbouring stacked chip, e.g. chip stacks having a staircase shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/288—Configurations of stacked chips characterised by arrangements for thermal management of the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/291—Configurations of stacked chips characterised by containers, encapsulations, or other housings for the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/752—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子装置パッケージ構造
に関する。その電子装置パッケージでは、少なくとも１
個の電子装置、例えば半導体チップを電子装置の一端に
沿ったパッドを介して基板に電気的に接続され、電子装
置は基板上のパッドに隣接して配列し、基板より斜方に
突出させたものである。詳細には、本発明は積層状に配
置した複数の電子装置を有し、電子装置の一端に近接し
た接点位置を有する各電子装置の一部分を下層の電子装
置の境界面とずらし、下層の電子装置の接点位置を露出
させて段状域を形成し、この構成の段状域は基板上の接
点位置の配列に対向して配置され、基板と電気的に接続
する電子装置パッケージ基板に関する。
【０００２】
【従来の技術】電子計算機のコストを低下させ、かつ性
能を向上させるために、可能な限り狭い範囲に多くの電
子回路を配置させ、回路間を移動する信号の距離を減少
させるようにすることが望ましい。これは、所定の製造
技術によって達成できる多くの電子回路のように半導体
チップの所定域に製造することによって達成可能であ
る。通常、こうした密集チップは基板の表面に、各チッ
プ間の電気的相互接続用に導電体を介在させるように空
間を残して側面を接するように並べた配置としている。
チップの接点位置は基板の接点位置と、その両者に接合
した導線によって電気的に接続することができる。ある
いは、ＴＡＢテープ（複数の導電体を設けたフレキシブ
ルな非導電層）をこの電気接続に使用することもでき
る。または、半導体チップをフリップチップ構造物に載
置することも可能であり、これは半導体チップの接点位
置配列が基板の接点位置配列と直線的に並び、対応する
チップと基板接点位置間に設けたハンダの盛り上がりに
よって電気的に接続されたものである。電子装置の側面
を縦に並べたこの配列は、達成し得る最も高密度な構成
ではない。
【０００３】半導体チップ用の、特にDRAMS, SRAMS, Fl
ash Eprom のような記憶チップ用の最も密なパッケージ
構成は、半導体チップの固形立方体の製造を通じて得る
ことができる。こうした立方体の解決が困難な問題は、
チップに対する電気的接続を得ることである。この電気
的接続は電源、データライン、アドレスライン等を含ま
ねばならない。
【０００４】従来技術によれば、積層状態にした半導体
チップやウェーハの密集パッケージを作ることが可能で
あることを示している。主たる問題はチップ間の電気的
接続であり、放熱の問題を解決することである。チップ
は通常、直方体あるいは立方体構造に積層する。
【０００５】ここで用いられるように、直方体あるいは
立方体パッケージとは、正方形あるいは矩形チップを直
接他のチップの上に積み重ね、隣接するチップの端部を
直線的に並べたパッケージである。
【０００６】この電気的接続は一般に次の三つの方法に
よって行なわれる。（１）相互接続を容易にするため半
導体構造物を介してバイアスを作る。（２）チップの端
部に金属被覆をして、その金属被覆した端部を積層の側
面に位置させる。（３）チップの端部を通して電気接続
をおこなうキャリヤにチップを結合させる。このキャリ
ヤはまた直方体あるいは立方体構造に積層される。
【０００７】一般的に、熱放散の問題は真剣に検討され
ておらず、一般的には外界に対する構造という観点で処
理されている。
【０００８】ＩＢＭ ＴＤＢ（技術報告書）、第14(9)、
2561(1972)、「バブルドメイン３次元磁気−光学メモ
リ」H. Chang著、にはチップの非直交積層についての記
載があり、チップの面をずらして各チップ上のパッドの
一列にレーザが入ることを可能にしてある。電気接点、
電源の入出力、ボード設置、冷却等の計画は提示されて
いない。
【０００９】米国特許第4,500,905 号「傾斜面のある積
層半導体装置」には非直交パッケージに関する記載が
あり、そこには他の半導体層上に半導体層を設け、端部
を金属被覆し、接点を積層半導体から成る固体の表面に
設けたものである。しかし、その固体の面は傾斜してお
り、平行六面体形状というよりピラミッド状に積層を作
っている。さらに半導体をそのピラミッド構造の四面に
設けたものである。冷却手段は何ら講じられていない。
ボードあるいは高レベルパッケージに対する電気的接続
の手段もない。
【００１０】
【発明が解決しようとする課題】上記したように従来の
装置における諸問題に鑑み、本発明は少なくとも１つの
電子装置が少なくとも１つの接点位置を有する少なくと
も１つの端部を持つ電子装置構造を提供することを目的
とする。接点位置を有する電子装置の端部は、少なくと
も１つの接点位置を有する基板に対向して設ける。この
電子装置は基板に非直交に対する。
【００１１】また、本発明による他の目的は、積層状の
複数の電子装置を有する非直交な電子装置パッケージを
提供することであり、各電子装置は少なくとも１つの接
点位置を有する端部を持つ。接点位置を上に有する端部
は段状あるいは階段状に配置させる。
【００１２】さらに、本発明による別の目的は、チップ
積層物の段状域が複数の接点位置を有する基板に対向し
て設け、チップ積層物の段状域の対応する接点位置と電
気的な接続が得られるようにする。
【００１３】
【課題を解決するための手段】本発明に従う電子装置パ
ッケージは、 （イ）複数個の基板接点位置を有する基板と、 （ロ）各々が第１、第２の主表面および一端部を有し、
この一端部の近傍で第１主表面上に複数のチップ接点位
置を有する複数の半導体チップと、複数のチップの各々
は、このチップの第１主表面が、このチップに隣接する
他のチップの第２主表面に隣接させられて重なったチッ
プを形成するように互いに重ねられ、チップの各々は、
これの一端部が上記重なったチップの同じ側になるよう
に重ねられ、チップの各々は、複数のチップ接点位置を
同じ側で露出させる段状面を形成するように配置され、
段状面は複数の隣接する三角形のノッチを有し、このノ
ッチの一辺はチップ接点位置を含み、他の辺は隣接する
チップの一端部を含み、段状面は、チップ接点位置が基
板の複数の基板接点位置に整列されるようにこの基板に
対向して配置され、 （ハ）チップ接点位置と複数の基板接点位置を各々電気
的に相互接続する電気的相互接続手段と、この電気的相
互接続手段は導電性物質の複数の帯を有する円筒状の絶
縁体を有し、電気的相互接続手段は、ノッチ内に配置さ
れ、そして少なくとも１つの帯はノッチ内のチップ接点
位置の少なくとも１つと接するように整列され、 （ニ）帯の少なくとも１つがチップ接点位置および基板
接点位置と接するように上記重なったチップを基板に向
けて押圧する手段とを有する。
【００１４】電気的接続手段は、弾性材料内に互いに間
隔を置いて埋め込まれた複数の細長い導電性部材を有す
る。
【００１５】半導体チップの各々は、これの一端部と反
対側の他端部で段状面を形成するように互いに重ねら
れ、他端部の段状面に係合する形状を有する放熱手段が
設けられている。
【００１６】重ねられた半導体チップ相互間は、接着剤
により結合されている。
【００１７】
【実施例】図１は本発明の一実施例を示す側面図であ
る。同図において、基板２は１個以上の接点位置４をそ
の上に有している。電子装置６は主表面５の上に１個以
上の接点位置８を有し、主表面５に沿って端部１０を有
する。さらに、電子装置６は反対面７を有する。電子装
置６は基板２に角度１２で対している。この角度１２は
非直交、すなわち９０度ではない。電子装置６の接点位
置８は電気的相互接続手段１３によって基板接点位置４
に電気的に接続している。電気的相互接続手段１３は後
述するように金属被覆した弾性体、あるいはハンダによ
る接続、導線板アレイのパターンを設けた導電性エポキ
シ、液体金属、バネを組み込んだもの、あるいはバネ接
点、たとえばファズボタン（ｆｕｚｚ ｂｕｔｔｏ
ｎ）、または他の電気的相互接続手段によるものが可能
である。
【００１８】図２は複数の電子装置１４、１６、１８、
２０で、他の上面に積みあげた状態を示す。電子装置１
６、１８、２０は互いに密接して設置してある。電子装
置をどのように積層するか示すために、電子装置１４は
電子装置１６から離した状態で示してある。図２は４個
の電子装置を積層状態にして示してある。この図２の構
造は４個に限定されず、任意の数の電子装置が積層可能
である。
【００１９】また、この電子装置は導電性部材を内部に
有した絶縁材料のように任意のタイプの電子装置でよ
く、例えばプリント回路基板や金属被覆をしたセラミッ
ク等である。あるいは、半導体チップ、例えば、シリコ
ンチップやガリウム砒素チップ等が可能である。各電子
装置は隣接する電子装置上に各電子装置の端部を隣接す
る装置の端部より距離２２だけセットバックさせて積層
状態を作る。このセットバックは全て均等であることが
望ましい。また各電子装置は１個以上の接点位置２４、
望ましくは端部周辺２６に沿って複数の接点位置を有す
る。上記セットバック２２はこの接点位置２４を露出さ
せることになる。望ましい実施例では、積層の最上部電
子装置１４は構造的には他と同じで電気的機能が無いダ
ミーであることが望ましいが、これは必要というわけで
はない。各電子装置のセットバック２２が均等であれ
ば、この構造は傾斜角２８を有する積層となる。こうし
て得られた積層チップ構造３０は電子装置接点位置を露
出させるようにした階段状端部３２を有する。また、電
子装置が均一な寸法であれば、別途にチップ接点位置を
設けることが可能となる対応の段状面３４が形成でき
る。図２の構造は各電子装置を隣接する装置に対して同
一方向３６に後退させたものを示している。各電子装
置、たとえば１６と１８の間はエポキシ樹脂のような接
着剤を用いて積層構造３０を維持するのが望ましい。図
２では接着剤層は示していない。あるいは、積層構造３
０の電子装置は何らかの締め具によって機械的に保持す
ることも可能である。また、その間にスペーサを設置す
ることもできる。
【００２０】図４は積層状の９個の電子装置４０を有す
る電子装置積層構造３０を示している。露出した電子装
置接点位置を有する電子装置積層構造３０の端部３２は
基板４４の表面４２に隣接して設けられている。その表
面４２は複数の接点位置４６を有する。この接点位置４
６は、電子装置４０の接点位置２４と手段４８によって
電気的に相互接続している。手段４８は電子装置４０の
接点位置２４と対応する基板接点位置４６に間に設けた
複数のハンダの盛り上がりを利用することが可能であ
る。ハンダの盛り上がりを利用する点は、米国特許第3,
401,126 号および第3,429,640 号（Miller）に記載の
「破壊制御したチップ接続方法」があり、この内容はこ
の明細書において参照されたい。電子装置積層構造３０
の段状端部３２と反対面の段状端部３４は、放熱手段５
０の段状溝３６内に設置する。電子装置積層構造３０の
段状面３４は、積層角２８がゼロとなる直角に電子装置
を積層した場合に比べて表面積が拡大する。この拡大し
た表面積を有する段状面３４は、熱を電子装置４０を介
して放熱手段５０に伝えることを可能とする。放熱手段
５０は突起したフィン５２を有するアルミニウム鋳造の
熱シンク、あるいはアルミニウムシートを折り畳んだ熱
シンク、または他の適切な熱シンクによって構成され
る。
【００２１】図５は図４の破線円５４を示す拡大図であ
る。電子装置４０’は隣接する他の電子装置４０”との
間に接着層６０を介在させて設ける。電子装置４０”の
表面上に、その接着層６０に対向して絶縁層６２を設
け、電子装置４０”の表面６４の導電体に対する電気絶
縁とする。同様に、電子装置４０’の表面６４’に絶縁
層６２’を設けることが可能である。図４の破線円５４
の部分では電子装置４０’が積層構造の端にあるので、
この電子装置４０’はダミーとすることができる。電気
的相互接続手段４８’は電子装置接点パッド２４’と基
板接点パッド４６’を電気的に相互接続する。
【００２２】図３は図５の電気的相互接続手段４８’の
望ましい実施例を示している。この電気的相互接続手段
４８は円筒状の弾性体である。好ましい弾性体はシリコ
ンベースのエラストマのようなポリマ材料である。弾性
体４８の周囲には複数の金属皮膜パターン７０を設け、
外周面７２上に円筒状の環あるいは帯を形成する。金属
皮膜の帯は金めっきをした銅あるいはＮｉ／Ａｕメッキ
をした銅、または銀と銅あるいは他の酸化されにくい合
金等で形成する。この金属皮膜の帯の間隔は図２に示し
た電子装置接点パッドの間隔２５に対応する。図３の金
属皮膜を設けた弾性体（ＭＯＥ）７４の径は、望ましく
は図２に示した電子装置厚２７あるいは図２に示したセ
ットバック２２の約０．７５倍である。
【００２３】図５において、弾性体４８’は基板接点位
置４６’および電子装置接点位置２４’および電子装置
４０’の表面７６に向けて押される。弾性体４８’は、
面７６と隣接する電子装置のパッド２４’によって形成
される図４の段状面３２のノッチに納められる。面７６
は二酸化珪素層のような絶縁層によって形成するか、電
子装置４０’の面７８に他の絶縁コーティングしたもの
が望ましい。圧力はこの金属皮膜の帯７０を基板接点位
置４６’と電子装置接点位置２４’の間に押し付け、両
者の良好な電気的相互接続を維持する。帯７０’とパッ
ド２４’の良好な圧力接続を得るには、パッド２４’の
表面が酸化物を有していないことが望ましい。望ましい
物質は金、パラジウム、プラチナ、ニッケル、Ｎｉ／Ｃ
ｕ、あるいは容易に酸化されにくい合金等である。
【００２４】圧力は図４のボルト８２またはプラスチッ
クピボット、あるいはスプリング内蔵のカラム等の、熱
シンク５０と基板４４を物理的に連結する手段により基
板４４の方向に熱シンク５０を押圧することによって得
る。図４は電子装置積層構造３０の段状端部３４に沿っ
て熱シンクのみ示しているが、熱シンク５０は電子装置
４０’の露出面である面８６および電子装置４０''' の
露出面８８と物理的に接する形にすることも可能であ
る。また、熱シンクは、露出したチップ端によって形成
したチップ積層物の二つの非段状側面に接するようにす
ることも可能である。この二つの非段状側面は図２の９
０、９２として示されている。
【００２５】図６は非直交に組み合わされた基板の積層
構造の他の実施例を示す。同図において、基板１０２、
１０４、１０６はＸ軸、Ｙ軸の両方向にずらして積み重
ねてある。このずらし方向は互いに交差しなくてはなら
ないというものではない。Ｘ方向のセットバックは１０
８で、Ｙ方向のセットバックは１１０である。こうして
得られた構造は４つの段状側面１１２、１１４、１１
６、１１８を有する。この二方向のセットバックは、電
子装置内の回路で発生した熱の放出用に広い面積を作り
出す。図６の構造では、電子装置接点位置２４を一方向
の段状端部にのみ有する。もちろん、接点位置を一方向
以上の段状端部に設けることも可能である。図６の構造
を図４の基板に積載することも可能であり、その場合に
は図６の構造物の段状側面１１２を図４の基板４４の面
４２に対向して設ける。図６の積層構造物を放熱手段の
空洞部に挿入することも可能であり、その場合は最大放
熱用に空洞部が三方の段状側面１１４、１１６、１１８
および平坦な二面１２０、１２２を受け入れる形状であ
る。放熱手段に接する図６あるいは図２の電子装置積層
構造物の表面は、通常使用されている伝熱グリースある
いは伝熱性ポリマを塗布して積層構造物と放熱手段間の
熱伝達を向上させるようにすることも可能である。
【００２６】単純で経済的な方法でチップアセンブリの
密集構造を可能とする図４の電子装置積層構造３０の製
造について、以下に説明する。ここで説明する密集段状
パッケージを製造する際の第１の問題は、チップ表面間
の固定した望ましい間隔でチップをパッケージに組み立
てることである。この問題は、ステップメモリ構造物の
接点列を基板４４の接点４６の固定グリッドに接続可能
となるように、チップ表面間の距離を一定に保つことが
望ましいという点に原因している。電子装置１４、１
６、１８、２０の端部に沿った接点位置２４の間隔は写
真平版によって決められ、一定にされるが、電子装置の
厚みは均一ではない。電子装置端部に対する接点位置の
固定値についての不規則な変化は、ぎざぎざな位置とな
るが、許容できる。現行の技術を用いて、これらはプラ
ス、マイナス２５μｍ内に維持可能である。しかし、装
置の厚みにおける累積誤差は、基板接点位置の配置と電
子装置の接点位置の配置の接合を不可能とすることがあ
る。
【００２７】組み立てと間隔の問題は、図７に輪郭を示
した組み立て工具を用いて解決される。この道具は最大
チップ厚さよりわずかに大きい固定高さの段１３０を有
する固定具１４０を有する形状である。例えば伝熱性エ
ポキシ接着剤１３４を前に設けた電子装置に塗布したの
ち、電子装置１３２を各段１３６に設置し、保持する。
図７には４個の電子装置が示されているが、必要により
その数量は変更できる。図には示されていないが、背面
が図７の面に対し直角方向のチップ端部の並びを整え
る。電子装置１３２は１３８の方向に前後移動可能な可
動段１３６によって移動する。図７に概略示した組み立
て工程の流れは以下の通りである。
【００２８】・工程１：固定具の最下段に第１電子装置
を載せる。これが第１電子装置の位置を決める。
【００２９】・工程２：第１電子装置の上面に所定量の
接着剤を塗る。
【００３０】・工程３：固定具１４０で第２電子装置の
位置を決めるために、対応の可動段１３６を移動させ
る。この可動段１３６は接着剤や他の電子装置を載せる
際に電子装置の他端を支持する役目をする。
【００３１】・工程４：この固定具に電子装置を載せ
る。電子装置を固定具の対応する段で、前の電子装置が
ない位置に載せることに注意。
【００３２】・工程５：次の電子装置を載せるために工
程２へもどる。
【００３３】図８は図５と同様な概略断面図で、電子装
置２４０における電子装置接点パッド２２４を電気的に
相互接続する他の手段を示す。導線２５０を基板側一端
部２５２と電子装置接点パッド２２４間の結合に使う。
この導線は例えば、０．００１ないし０．００３インチ
径（０．００２５４ないし０．００７６２センチ径）の
金、アルミニウム、銅を用いることができる。端部２５
２と接点位置２２４間の結合はワイヤボンドを使用でき
る。当業界で通常使われている平坦化したボールボンド
あるいはくさびボンドなどが可能である。導線は電子装
置面２５４に合わせて、結合が完了した時に載る部分で
方向を変えるようにして角度をつける。導線２５０の端
部２５６は所定位置で切断する。この端部２５６も曲げ
たり、レーザ光線によりボール形状にしたり、あるいは
直線のままにしておくことも可能である。端部は基板接
点位置２４６に接する所定のグリッド配列に合わせて適
宜操作することもできる。その配列は更に、導線端を固
定せずに例えばシリコンのような弾性材料でカプセル化
する。導線のカプセル化としては、二種の望ましい方法
がある。第１の方法は配列を固定してボールがその部分
の上面で平面を形成するようにし、さらに所定量の液体
カプセル剤を導線部分に導入する。導線間の空間は毛細
管現象によって満たされ、ボールの基部で停止する。
【００３４】そして、カプセル液は温度を上昇させて硬
化させる。第２の方法は、水溶性固体、たとえば砂糖な
どの液体形態内に導線端を浸し、次に乾燥させて水溶性
固体に内包させる。次に、液体エラストマを加圧して充
填空間に入れ、硬化させる。水溶性固体を溶かし出し
て、導線の端部を露出させる。このアセンブリを基板に
押しつけるか、前述のようにハンダによる接着で基板２
４４上の基板電気的相互接続２４６に結合させることが
できる。
【００３５】図９は図２に示したチップの段状積層構造
の他の例を示す。この積層構造は、複数の基板接点位置
２６２を有する基板２６０上に設ける。電子装置積層構
造３４の側面２６４は基板２６０の表面２６６上に設け
る。基板２６０はプリント配線ボードや金属メッキをし
たセラミック基板のような適切な電子装置パッケージ用
基板が可能である。多くの構成で導線２６８を電子装置
接点位置２６２間の結合に使用される。典型的な構成を
図９に示す。導線２６８は電子装置と基板接点位置を、
ハンダの熱圧結合や超音波結合のような任意の結合手段
によって結合させる。電気的な試験や必要な修理の後に
は、この構成をシリコンやエポキシのようなポリマでカ
プセル化することができる。
【００３６】上記したように、本発明は接点位置を有す
る端部を持つ電子装置で、その接点位置は基板上の接点
位置に隣接して設けられ、互いに電気的に接続され、電
子装置は基板に対して非直角に配置されたものである。
望ましい実施例では、この構造物は電子装置を積層と
し、複数の電子装置接点位置を設けた少なくとも一方の
端部に沿って段状にしており、その電子装置接点位置は
基板上の接点位置配列に向けて設置され、電子装置接点
位置を対応の基板接点位置に電気的に相互接続するため
の手段、望ましくは金属皮膜の帯を有する円筒状の弾性
体を介在させたものである。
【００３７】
【発明の効果】以上説明したように、本発明による電子
装置パッケージは複数の接点配列を有する半導体チップ
などの電子装置を各装置の接点配列が露出するように段
状に積層する構造としたので、多数の電子装置を密集状
態でパッケージすることが可能となり、またこの段状構
造は他の放熱手段と組み合わせ、電子装置内部に発生す
る熱を容易に放出することができる等の効果も有する。
【図面の簡単な説明】
【図１】本発明の一実施例を示す概略側面図であり、１
個の電子装置が基板に対して非直交状態に構成されてお
り、電子装置の一端部に接点を有し、基板の接点と電気
的相互接続をした状態を示す。
【図２】複数の電子装置を非直交状態に上面に積みあげ
た状態を示す概略斜視図である。
【図３】図４および図５に示す電子装置接点位置と基板
接点位置の電気的相互接続手段として使用される、導電
帯を有する円筒状の弾性体を示す概略斜視図である。
【図４】図２に示した積層状の電子装置と図３に示した
電気的相互接続手段を組合せ、かつ放熱手段を設けた構
造を示す概略側面図である。
【図５】図４の電気的相互接続手段を示す拡大図であ
る。
【図６】直交する双方向に段状に組み合わされた基板の
積層構造の他の実施例を示す概略斜視図である。
【図７】本発明の積層構造を製造する装置と方法を示す
概略側面図である。
【図８】基板と電子装置を電気的相互接続をおこなう接
続手段の他の実施例を示す概略図である。
【図９】段状積層構造の他の例を示す概略斜視図であ
り、電気的相互接続手段は導線によっておこなうもので
ある。
【符号の説明】
２： 基板 ４： 基板接点位置 ６： 電子装置 ８： 電子装置接点位置 １３： 電気的相互接続手段 １４、１６、１８、２０： 電子装置 ２４： 電子装置接点位置 ３０： 電子装置積層構造 ４８： 電気的相互接続手段 ５０： 熱シンク ７４： 円柱状弾性部材 １４０： 固定具 ２５０： 導線 ２６０： 基板 ２６８： 導線
フロントページの続き (72)発明者 ポール・アンドリュー・モスコウイッツ アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ、ハンターブルック・ ロード 343番地 (72)発明者 フィリップ・マフィー アメリカ合衆国06812 コネチカット州ニ ュー・フェアフィールド、ファルトン・ド ライブ 14番地 (72)発明者 マーク・ビー・リッター アメリカ合衆国06804 コネチカット州ブ ルックフィールド・、ベバリー・ドライブ 16番地 (72)発明者 ジョージ・フレデリック・ウォーカー アメリカ合衆国10028 ニューヨーク州ニ ューヨーク、ヨーク・アベニュー、アパー トメント 11ケイ 1540番地

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】（イ）複数個の基板接点位置を有する基板
    と、 （ロ）各々が第１、第２の主表面および一端部を有し、
    該一端部の近傍で上記第１主表面上に複数のチップ接点
    位置を有する複数の半導体チップと、該複数のチップの
    各々は、該チップの上記第１主表面が、該チップに隣接
    する他のチップの上記第２主表面に隣接させられて重な
    ったチップを形成するように互いに重ねられ、上記チッ
    プの各々は、上記一端部が上記重なったチップの同じ側
    になるように重ねられ、上記チップの各々は、上記複数
    のチップ接点位置を上記同じ側で露出させる段状面を形
    成するように配置され、上記段状面は複数の隣接する三
    角形のノッチを有し、該ノッチの一辺は上記チップ接点
    位置を含み、他の辺は隣接するチップの一端部を含み、
    上記段状面は、上記チップ接点位置が上記基板の複数の
    基板接点位置に整列されるように上記基板に対向して配
    置され、 （ハ）上記チップ接点位置と上記複数の基板接点位置を
    各々電気的に相互接続する電気的相互接続手段と、該電
    気的相互接続手段は導電性物質の複数の帯を有する円筒
    状の絶縁体を有し、上記電気的相互接続手段は上記ノッ
    チ内に配置され、そして少なくとも１つの上記帯は上記
    ノッチ内の上記チップ接点位置の少なくとも１つと接す
    るように整列され、 （ニ）上記帯の少なくとも１つが上記チップ接点位置お
    よび上記基板接点位置と接するように上記重なったチッ
    プを上記基板に向けて押圧する手段とを有する電子装置
    パッケージ。
  2. 【請求項２】上記電気的接続手段は、弾性材料内に互い
    に間隔を置いて埋め込まれた複数の細長い導電性部材を
    有することを特徴とする請求項１記載の電子装置パッケ
    ージ。
  3. 【請求項３】上記半導体チップの各々は、上記一端部と
    反対側の他端部で段状面を形成するように互いに重ねら
    れ、上記他端部の段状面に係合する形状を有する放熱手
    段が設けられていることを特徴とする請求項１記載の電
    子装置パッケージ。
  4. 【請求項４】上記重ねられた半導体チップ相互間は、接
    着剤により結合されていることを特徴とする請求項１記
    載の電子装置パッケージ。
JP4189242A 1991-09-13 1992-07-16 段状電子装置パッケージ Expired - Fee Related JPH0754845B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US760038 1991-09-13
US07/760,038 US5239447A (en) 1991-09-13 1991-09-13 Stepped electronic device package

Publications (2)

Publication Number Publication Date
JPH05211281A JPH05211281A (ja) 1993-08-20
JPH0754845B2 true JPH0754845B2 (ja) 1995-06-07

Family

ID=25057886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4189242A Expired - Fee Related JPH0754845B2 (ja) 1991-09-13 1992-07-16 段状電子装置パッケージ

Country Status (4)

Country Link
US (1) US5239447A (ja)
EP (1) EP0531724B1 (ja)
JP (1) JPH0754845B2 (ja)
DE (1) DE69218078D1 (ja)

Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
JP2575566B2 (ja) * 1992-01-24 1997-01-29 株式会社東芝 半導体装置
WO1993023982A1 (en) * 1992-05-11 1993-11-25 Nchip, Inc. Stacked devices for multichip modules
JPH0629459A (ja) * 1992-07-08 1994-02-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
FR2694840B1 (fr) * 1992-08-13 1994-09-09 Commissariat Energie Atomique Module multi-puces à trois dimensions.
US5313097A (en) * 1992-11-16 1994-05-17 International Business Machines, Corp. High density memory module
WO1994014190A1 (fr) * 1992-12-10 1994-06-23 Kabushiki Kaisha Toyota Chuo Kenkyusho Structure superficielle pour le brasage et procede de brasage sans flux faisant appel a cette structure
US6205654B1 (en) 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
FR2701153B1 (fr) * 1993-02-02 1995-04-07 Matra Marconi Space France Composant et module de mémoire à semi-conducteur.
US5495397A (en) * 1993-04-27 1996-02-27 International Business Machines Corporation Three dimensional package and architecture for high performance computer
FR2709870B1 (fr) * 1993-09-06 1995-10-13 Commissariat Energie Atomique Procédé d'assemblage tridimensionnel de composants électroniques par boucles de microfils et éléments de soudure.
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US6023103A (en) * 1994-11-15 2000-02-08 Formfactor, Inc. Chip-scale carrier for semiconductor devices including mounted spring contacts
US7073254B2 (en) 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US5820014A (en) 1993-11-16 1998-10-13 Form Factor, Inc. Solder preforms
FR2715771B1 (fr) * 1994-02-02 1996-04-26 Matra Marconi Space France Assemblage de microcircuits intégrés de type puce à protubérances.
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5891745A (en) * 1994-10-28 1999-04-06 Honeywell Inc. Test and tear-away bond pad design
US5514907A (en) * 1995-03-21 1996-05-07 Simple Technology Incorporated Apparatus for stacking semiconductor chips
US5612570A (en) * 1995-04-13 1997-03-18 Dense-Pac Microsystems, Inc. Chip stack and method of making same
US5998864A (en) * 1995-05-26 1999-12-07 Formfactor, Inc. Stacking semiconductor devices, particularly memory chips
FR2735946B1 (fr) * 1995-06-26 1997-07-25 Aeg Schneider Automation Bac pour modules electroniques
US6884657B1 (en) * 1995-08-16 2005-04-26 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5834335A (en) * 1995-09-28 1998-11-10 Texas Instruments Incorporated Non-metallurgical connection between an integrated circuit and a circuit board or another integrated circuit
US5754408A (en) * 1995-11-29 1998-05-19 Mitsubishi Semiconductor America, Inc. Stackable double-density integrated circuit assemblies
US6861290B1 (en) * 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
KR100443484B1 (ko) * 1996-02-19 2004-09-18 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US5766982A (en) * 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
US6066509A (en) * 1998-03-12 2000-05-23 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
US5793116A (en) * 1996-05-29 1998-08-11 Mcnc Microelectronic packaging using arched solder columns
DE19626126C2 (de) * 1996-06-28 1998-04-16 Fraunhofer Ges Forschung Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung
JPH10335580A (ja) * 1997-06-02 1998-12-18 Mitsubishi Electric Corp 半導体パッケージおよびこれを用いた半導体モジュール
JPH10335374A (ja) * 1997-06-04 1998-12-18 Fujitsu Ltd 半導体装置及び半導体装置モジュール
US5944199A (en) * 1997-11-25 1999-08-31 Micron Technology, Inc. Integrated circuit package support system
JP3718039B2 (ja) * 1997-12-17 2005-11-16 株式会社日立製作所 半導体装置およびそれを用いた電子装置
US6235551B1 (en) * 1997-12-31 2001-05-22 Micron Technology, Inc. Semiconductor device including edge bond pads and methods
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
USRE43112E1 (en) 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
US6072233A (en) 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6121576A (en) 1998-09-02 2000-09-19 Micron Technology, Inc. Method and process of contact to a heat softened solder ball array
JP3662461B2 (ja) 1999-02-17 2005-06-22 シャープ株式会社 半導体装置、およびその製造方法
US6313998B1 (en) * 1999-04-02 2001-11-06 Legacy Electronics, Inc. Circuit board assembly having a three dimensional array of integrated circuit packages
US6323060B1 (en) 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
US6572387B2 (en) 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
US6605875B2 (en) * 1999-12-30 2003-08-12 Intel Corporation Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size
US20010042910A1 (en) * 2000-01-06 2001-11-22 Eng Klan Teng Vertical ball grid array integrated circuit package
JP3768761B2 (ja) 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
US6252305B1 (en) * 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US6487078B2 (en) 2000-03-13 2002-11-26 Legacy Electronics, Inc. Electronic module having a three dimensional array of carrier-mounted integrated circuit packages
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
US7547579B1 (en) * 2000-04-06 2009-06-16 Micron Technology, Inc. Underfill process
DE10019483A1 (de) * 2000-04-19 2001-10-31 Infineon Technologies Ag Halbleiterbauelement mit mehreren Halbleiterchips
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
WO2001097286A2 (en) * 2000-06-13 2001-12-20 Mcnc High density three dimensional chip package assembly systems and methods
US6660561B2 (en) 2000-06-15 2003-12-09 Dpac Technologies Corp. Method of assembling a stackable integrated circuit chip
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
DE10034081A1 (de) * 2000-07-13 2001-10-18 Infineon Technologies Ag Halbleiterbauelement mit mehreren Halbleiterchips
US6406940B1 (en) * 2000-08-14 2002-06-18 Intermedics Inc. Method and apparatus for stacking IC devices
US6608763B1 (en) 2000-09-15 2003-08-19 Staktek Group L.P. Stacking system and method
US7337522B2 (en) * 2000-10-16 2008-03-04 Legacy Electronics, Inc. Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
DE60108413T2 (de) 2000-11-10 2005-06-02 Unitive Electronics, Inc. Verfahren zum positionieren von komponenten mit hilfe flüssiger antriebsmittel und strukturen hierfür
US6418033B1 (en) * 2000-11-16 2002-07-09 Unitive Electronics, Inc. Microelectronic packages in which second microelectronic substrates are oriented relative to first microelectronic substrates at acute angles
US6863209B2 (en) 2000-12-15 2005-03-08 Unitivie International Limited Low temperature methods of bonding components
JP2002204053A (ja) * 2001-01-04 2002-07-19 Mitsubishi Electric Corp 回路実装方法、回路実装基板及び半導体装置
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
JP4484430B2 (ja) * 2001-03-14 2010-06-16 レガシー エレクトロニクス， インコーポレイテッド 半導体チップの３次元表面実装アレイを有する回路基板を製造する方法
US6462408B1 (en) 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
US6627980B2 (en) 2001-04-12 2003-09-30 Formfactor, Inc. Stacked semiconductor device assembly with microelectronic spring contacts
US20030002267A1 (en) * 2001-06-15 2003-01-02 Mantz Frank E. I/O interface structure
JP2003007971A (ja) * 2001-06-25 2003-01-10 Toshiba Corp 半導体装置
US6635960B2 (en) * 2001-08-30 2003-10-21 Micron Technology, Inc. Angled edge connections for multichip structures
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US6613606B1 (en) 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
US6573460B2 (en) * 2001-09-20 2003-06-03 Dpac Technologies Corp Post in ring interconnect using for 3-D stacking
US6573461B2 (en) 2001-09-20 2003-06-03 Dpac Technologies Corp Retaining ring interconnect used for 3-D stacking
US7081373B2 (en) 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
US7531898B2 (en) 2002-06-25 2009-05-12 Unitive International Limited Non-Circular via holes for bumping pads and related structures
US6960828B2 (en) * 2002-06-25 2005-11-01 Unitive International Limited Electronic structures including conductive shunt layers
US7547623B2 (en) * 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
WO2004038798A2 (en) 2002-10-22 2004-05-06 Unitive International Limited Stacked electronic structures including offset substrates
US6856010B2 (en) * 2002-12-05 2005-02-15 Staktek Group L.P. Thin scale outline package
TWI225899B (en) 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
US20040207990A1 (en) * 2003-04-21 2004-10-21 Rose Andrew C. Stair-step signal routing
EP1471778A1 (en) * 2003-04-24 2004-10-27 Infineon Technologies AG Memory module having space-saving arrangement of memory chips and memory chip therefor
US7612443B1 (en) 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
US7049216B2 (en) * 2003-10-14 2006-05-23 Unitive International Limited Methods of providing solder structures for out plane connections
US7358174B2 (en) 2004-04-13 2008-04-15 Amkor Technology, Inc. Methods of forming solder bumps on exposed metal pads
WO2006076381A2 (en) * 2005-01-12 2006-07-20 Legacy Electronics, Inc. Radial circuit board, system, and methods
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7674701B2 (en) 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
US7932615B2 (en) 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
TW200814249A (en) * 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar
JP5559452B2 (ja) * 2006-12-20 2014-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100910229B1 (ko) 2007-11-13 2009-07-31 주식회사 하이닉스반도체 적층 반도체 패키지
US20090183364A1 (en) * 2008-01-18 2009-07-23 International Business Machines Corporation Method of connecting a series of integrated devices utilizing flexible circuits in a semi-stacking configuration
US8373280B2 (en) * 2010-09-01 2013-02-12 Oracle America, Inc. Manufacturing fixture for a ramp-stack chip package using solder for coupling a ramp component
US8283766B2 (en) * 2010-09-02 2012-10-09 Oracle America, Inc Ramp-stack chip package with static bends
KR101774938B1 (ko) 2011-08-31 2017-09-06 삼성전자 주식회사 지지대를 갖는 반도체 패키지 및 그 형성 방법
US9620473B1 (en) 2013-01-18 2017-04-11 University Of Notre Dame Du Lac Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment
US9209165B2 (en) * 2013-10-21 2015-12-08 Oracle International Corporation Technique for controlling positions of stacked dies
DE102015108909B4 (de) * 2015-06-05 2021-02-18 Infineon Technologies Ag Anordnung mehrerer Leistungshalbleiterchips und Verfahren zur Herstellung derselben
US9825002B2 (en) * 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10321580B2 (en) * 2016-07-29 2019-06-11 International Business Machines Corporation Integrated circuit package assembly comprising a stack of slanted integrated circuit packages
CN107706170A (zh) 2016-08-09 2018-02-16 晟碟信息科技（上海）有限公司 垂直半导体装置
WO2018078687A1 (ja) * 2016-10-24 2018-05-03 新電元工業株式会社 電子デバイスの配置構造、及び、電子回路装置
CN108933109B (zh) 2017-05-27 2020-07-07 晟碟信息科技（上海）有限公司 成角度的裸芯的半导体器件
US12347784B2 (en) * 2019-03-27 2025-07-01 Sk Hynix Nand Product Solutions Corp. Interposer with step feature
US20250220926A1 (en) * 2023-12-28 2025-07-03 International Business Machines Corporation High bandwidth memory cube

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3105869A (en) * 1962-03-23 1963-10-01 Hughes Aircraft Co Electrical connection of microminiature circuit wafers
US3748479A (en) * 1970-02-26 1973-07-24 K Lehovec Arrays of electro-optical elements and associated electric circuitry
US3769091A (en) * 1972-03-31 1973-10-30 Us Navy Shingled array of solar cells
US3904933A (en) * 1974-10-23 1975-09-09 Control Data Corp Cooling apparatus for electronic modules
US4208698A (en) * 1977-10-26 1980-06-17 Ilc Data Device Corporation Novel hybrid packaging scheme for high density component circuits
JPS55115339A (en) * 1979-02-26 1980-09-05 Fujitsu Ltd Ic stem
US4266282A (en) * 1979-03-12 1981-05-05 International Business Machines Corporation Vertical semiconductor integrated circuit chip packaging
US4426689A (en) * 1979-03-12 1984-01-17 International Business Machines Corporation Vertical semiconductor integrated circuit chip packaging
US4351706A (en) * 1980-03-27 1982-09-28 International Business Machines Corporation Electrochemically eroding semiconductor device
US4417392A (en) * 1980-05-15 1983-11-29 Cts Corporation Process of making multi-layer ceramic package
US4296456A (en) * 1980-06-02 1981-10-20 Burroughs Corporation Electronic package for high density integrated circuits
JPS5731166A (en) * 1980-07-31 1982-02-19 Fujitsu Ltd Semiconductor device
US4646128A (en) * 1980-09-16 1987-02-24 Irvine Sensors Corporation High-density electronic processing package--structure and fabrication
US4437235A (en) * 1980-12-29 1984-03-20 Honeywell Information Systems Inc. Integrated circuit package
US4525921A (en) * 1981-07-13 1985-07-02 Irvine Sensors Corporation High-density electronic processing package-structure and fabrication
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
US4451845A (en) * 1981-12-22 1984-05-29 Avx Corporation Lead frame device including ceramic encapsulated capacitor and IC chip
US4528530A (en) * 1982-09-24 1985-07-09 International Business Machines Corporation Low temperature electronic package having a superconductive interposer for interconnecting strip type circuits
JPS59127856A (ja) * 1983-01-12 1984-07-23 Nec Corp 多層半導体チツプを有する半導体集積回路装置
JPS6025160U (ja) * 1983-07-28 1985-02-20 住友電気工業株式会社 重ね合せｉｃチツプ
US4567643A (en) * 1983-10-24 1986-02-04 Sintra-Alcatel Method of replacing an electronic component connected to conducting tracks on a support substrate
US4617160A (en) * 1984-11-23 1986-10-14 Irvine Sensors Corporation Method for fabricating modules comprising uniformly stacked, aligned circuit-carrying layers
US4706166A (en) * 1986-04-25 1987-11-10 Irvine Sensors Corporation High-density electronic modules--process and product
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US4954875A (en) * 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US4764846A (en) * 1987-01-05 1988-08-16 Irvine Sensors Corporation High density electronic package comprising stacked sub-modules
JPS63255974A (ja) * 1987-04-14 1988-10-24 Mitsubishi Electric Corp ソ−ラ−セルの接着方法
JP2509969B2 (ja) * 1988-02-26 1996-06-26 株式会社日立製作所 電子装置
US5019946A (en) * 1988-09-27 1991-05-28 General Electric Company High density interconnect with high volumetric efficiency
US4956746A (en) * 1989-03-29 1990-09-11 Hughes Aircraft Company Stacked wafer electronic package
US4992908A (en) * 1989-07-24 1991-02-12 Grumman Aerospace Corporation Integrated circuit module
US4959749A (en) * 1989-08-16 1990-09-25 Unisys Corporation Layered electronic assembly having compensation for chips of different thickness and different I/O lead offsets
JPH03148842A (ja) * 1989-11-06 1991-06-25 Seiko Epson Corp フレキシブル基板の構造
US5019943A (en) * 1990-02-14 1991-05-28 Unisys Corporation High density chip stack having a zigzag-shaped face which accommodates connections between chips
US5092782A (en) * 1991-02-01 1992-03-03 Beaman Brian S Integral elastomeric card edge connector

Also Published As

Publication number Publication date
US5239447A (en) 1993-08-24
DE69218078D1 (de) 1997-04-17
EP0531724A1 (en) 1993-03-17
EP0531724B1 (en) 1997-03-12
JPH05211281A (ja) 1993-08-20

Similar Documents

Publication Publication Date Title
JPH0754845B2 (ja) 段状電子装置パッケージ
EP0575806B1 (en) Package for integrated circuit chips
US8269326B2 (en) Semiconductor device assemblies
US8357999B2 (en) Assembly having stacked die mounted on substrate
US4616406A (en) Process of making a semiconductor device having parallel leads directly connected perpendicular to integrated circuit layers therein
US5289346A (en) Peripheral to area adapter with protective bumper for an integrated circuit chip
US5379191A (en) Compact adapter package providing peripheral to area translation for an integrated circuit chip
KR100282285B1 (ko) 적층된 다중칩 모듈 및 그의 제조방법
JP3137977B2 (ja) 多数のリードビンを有する半導体装置
JP3224978B2 (ja) 半導体装置
JPH08213543A (ja) マルチダイパッケージ装置
JPWO1992005583A1 (ja) 多数のリードビンを有する半導体装置
CN1319138C (zh) 封装的半导体器件的形成方法
USRE38037E1 (en) Modular semiconductor power device
JP4047819B2 (ja) Ｂｇａハンダ・ボールによる相互接続部およびその作製方法
US6509642B1 (en) Integrated circuit package
US6057594A (en) High power dissipating tape ball grid array package
KR900004719B1 (ko) 칩 인터페이스 메사
KR20040037561A (ko) 반도체패키지
KR19980058412A (ko) 적층형 멀티 칩 모듈 반도체 장치 및 그 제조방법
JPS6127667A (ja) 半導体装置
JPH10321670A (ja) 半導体装置
JPH08172142A (ja) 半導体パッケージ及びその製造方法並びに半導体装置
KR100370851B1 (ko) 반도체패키지
JP2004235280A (ja) 半導体素子収納用パッケージ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees