JPS6127781B2 - - Google Patents
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- Publication number
- JPS6127781B2 JPS6127781B2 JP53016982A JP1698278A JPS6127781B2 JP S6127781 B2 JPS6127781 B2 JP S6127781B2 JP 53016982 A JP53016982 A JP 53016982A JP 1698278 A JP1698278 A JP 1698278A JP S6127781 B2 JPS6127781 B2 JP S6127781B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- write
- storage means
- error correction
- partial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000004044 response Effects 0.000 claims description 6
- 238000013500 data storage Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は主記憶装置に関する。
従来の主記憶装置のデータ系制御部は、第１図
に示すように中央処理装置等の上位装置とデータ
の授受をするインターフエース制御部１、部分書
込み要求時に書込みデータを格納しておくレジス
タ２、部分書込み要求時に書込みデータと読出し
データからの再書込みデータ生成および全書込み
要求と部分書込み要求との違いにより全書込みデ
ータと再書込みデータとを切替える選択回路３、
前記選択回路３の出力である書込みデータからエ
ラー訂正コードを生成するエラー訂正コード発生
回路４、読出しデータのエラーを検出し訂正する
エラー検出訂正回路５およびデータを格納する記
憶部６から構成されている。さらにｎウエイ―イ
ンタリーブを行なわせる時には、上記構成がｎ組
必要となる。
に示すように中央処理装置等の上位装置とデータ
の授受をするインターフエース制御部１、部分書
込み要求時に書込みデータを格納しておくレジス
タ２、部分書込み要求時に書込みデータと読出し
データからの再書込みデータ生成および全書込み
要求と部分書込み要求との違いにより全書込みデ
ータと再書込みデータとを切替える選択回路３、
前記選択回路３の出力である書込みデータからエ
ラー訂正コードを生成するエラー訂正コード発生
回路４、読出しデータのエラーを検出し訂正する
エラー検出訂正回路５およびデータを格納する記
憶部６から構成されている。さらにｎウエイ―イ
ンタリーブを行なわせる時には、上記構成がｎ組
必要となる。
上記構成の主記憶装置の動作を説明するため
に、読出し動作と書込み動作が１サイクル内で行
なわれる部分書込み要求が上位装置から与えられ
た場合について述べる。あるメモリモジユールに
対して部分書込み要求がくると、上位装置からの
書込みデータは対応するバンクのレジスタ２に格
納される。その後部分書込み要求のあつた記憶部
のアドレスから読み出されたデータがエラー検出
訂正回路５を介し、セレクタ回路３に与えられる
とともに前記レジスタ２の書込みデータとつき合
わされて、再書込みデータが生成される。再書込
みデータはエラー訂正コード発生回路４でエラー
訂正コードが生成され、再書込みデータとともに
記憶部６に再書込みされる。
に、読出し動作と書込み動作が１サイクル内で行
なわれる部分書込み要求が上位装置から与えられ
た場合について述べる。あるメモリモジユールに
対して部分書込み要求がくると、上位装置からの
書込みデータは対応するバンクのレジスタ２に格
納される。その後部分書込み要求のあつた記憶部
のアドレスから読み出されたデータがエラー検出
訂正回路５を介し、セレクタ回路３に与えられる
とともに前記レジスタ２の書込みデータとつき合
わされて、再書込みデータが生成される。再書込
みデータはエラー訂正コード発生回路４でエラー
訂正コードが生成され、再書込みデータとともに
記憶部６に再書込みされる。
以上述べたように、１サイクル内で読出し動作
と書込み動作が行なわれる部分書込み要求の場合
には、書込みパスすなわち選択回路３→エラーコ
ード発生回路４→記憶部６および読出しパスすな
わち記憶部６→エラー検出訂正回路５の両者とも
サイクル終了まで占有されてしまう。従つて、ｎ
ウエイインタリーブを行なわせる場合には各バン
ク毎に前記書込みパスおよび読出しパスを設けな
ければならず、ハードウエア量が非常に多くなる
という欠点がある。
と書込み動作が行なわれる部分書込み要求の場合
には、書込みパスすなわち選択回路３→エラーコ
ード発生回路４→記憶部６および読出しパスすな
わち記憶部６→エラー検出訂正回路５の両者とも
サイクル終了まで占有されてしまう。従つて、ｎ
ウエイインタリーブを行なわせる場合には各バン
ク毎に前記書込みパスおよび読出しパスを設けな
ければならず、ハードウエア量が非常に多くなる
という欠点がある。
本発明の目的はｎウエイインタリーブを行う主
記憶装置においてあるメモリモジユールに対し部
分書込み動作が開始してから一定時間経過後一定
期間他のメモリモジユールに達する書込み動作を
行なわないようにすることによりバンク毎の書込
み制御部を共用できるようにした主記憶装置を提
供するものである。
記憶装置においてあるメモリモジユールに対し部
分書込み動作が開始してから一定時間経過後一定
期間他のメモリモジユールに達する書込み動作を
行なわないようにすることによりバンク毎の書込
み制御部を共用できるようにした主記憶装置を提
供するものである。
本発明の装置は、ｎウエイインタリーブを行な
う主記憶装置において、 データをそれぞれ記憶するｎ個の記憶手段と、
この記憶手段に対する部分書込み要求に応じて部
分書込みデータを格納する部分書込み用データ格
納手段と、 外部から与えられる全書込みデータと前記部分
書込み用データ格納手段からのデータとを書込み
要求に応じて選択する選択手段と、 この選択手段からの書込みデータに基づいてエ
ラー訂正コードを発生し前記ｎ個の記憶手段のそ
れぞれに共通接続され前記書込みデータとともに
エラー訂正コードを書き込む書込み手段と、 前記ｎ個の記憶手段のそれぞれに共通接続され
データおよびエラー訂正コードを読み出しデータ
を訂正する読出し手段とを具備し、 前記部分書込み要求に応じて少なくとも前記ｎ
個の記憶手段のうちの一つにデータとエラー訂正
コードを書込む間他の記憶手段に対して書込み以
外の動作を行うようにしたことを特徴とする。
う主記憶装置において、 データをそれぞれ記憶するｎ個の記憶手段と、
この記憶手段に対する部分書込み要求に応じて部
分書込みデータを格納する部分書込み用データ格
納手段と、 外部から与えられる全書込みデータと前記部分
書込み用データ格納手段からのデータとを書込み
要求に応じて選択する選択手段と、 この選択手段からの書込みデータに基づいてエ
ラー訂正コードを発生し前記ｎ個の記憶手段のそ
れぞれに共通接続され前記書込みデータとともに
エラー訂正コードを書き込む書込み手段と、 前記ｎ個の記憶手段のそれぞれに共通接続され
データおよびエラー訂正コードを読み出しデータ
を訂正する読出し手段とを具備し、 前記部分書込み要求に応じて少なくとも前記ｎ
個の記憶手段のうちの一つにデータとエラー訂正
コードを書込む間他の記憶手段に対して書込み以
外の動作を行うようにしたことを特徴とする。
次に本発明の一実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第２図の本発明一実施例のブロツク図に示すよ
うに、中央処理装置等とのデータのやりとりをす
るインターフエース制御部１、部分書込み要求の
時に書込みデータを格納するバンク毎に設けられ
たレジスタ２、部分書込み要求時に書込みデータ
と読出しデータとからの再書込みデータ生成およ
び全書込み要求または部分書込み要求により全書
込みデータと再書込みデータとを切替える選択回
路３、前記選択回路３の出力である書込みデータ
からエラー訂正コードを生成するエラー訂正コー
ド発生回路４、読出しデータのエラーを検出訂正
するエラー検出訂正回路５およびデータを格納す
る記憶部６から構成されている。記憶部６はｎウ
エイインタリーブを可能にするために各バンクに
対応した＃１〜＃ｎのモジユールから構成され、
書込みデータ、読出しデータは各々共通の信号線
で接続される。
うに、中央処理装置等とのデータのやりとりをす
るインターフエース制御部１、部分書込み要求の
時に書込みデータを格納するバンク毎に設けられ
たレジスタ２、部分書込み要求時に書込みデータ
と読出しデータとからの再書込みデータ生成およ
び全書込み要求または部分書込み要求により全書
込みデータと再書込みデータとを切替える選択回
路３、前記選択回路３の出力である書込みデータ
からエラー訂正コードを生成するエラー訂正コー
ド発生回路４、読出しデータのエラーを検出訂正
するエラー検出訂正回路５およびデータを格納す
る記憶部６から構成されている。記憶部６はｎウ
エイインタリーブを可能にするために各バンクに
対応した＃１〜＃ｎのモジユールから構成され、
書込みデータ、読出しデータは各々共通の信号線
で接続される。
第２図におけるｎウエイインタリーブ動作につ
いて説明する。
いて説明する。
全書込み要求の場合には書込みデータはインタ
フエース制御部１→選択回路３→エラー訂正コー
ド発生回路４→記憶部６の書込みパスで指定され
たバンクの記憶部６に書込まれる。異なるバンク
に対する全書込み要求が順次行われると指定され
たバンクの記憶部（＃１〜＃ｎ）へ順次書込みが
なされｎウエイインタリーブが可能となる。
フエース制御部１→選択回路３→エラー訂正コー
ド発生回路４→記憶部６の書込みパスで指定され
たバンクの記憶部６に書込まれる。異なるバンク
に対する全書込み要求が順次行われると指定され
たバンクの記憶部（＃１〜＃ｎ）へ順次書込みが
なされｎウエイインタリーブが可能となる。
読出し要求の場合には読出しデータは記憶部６
→エラー検出訂正回路５→インタフエース制御部
１の読出しパスで指定されたバンクの記憶部６か
ら読出される。異なるバンクからの読出し要求が
順次行われると、指定されたバンクの記憶部
（＃１〜＃ｎ）から順次読出しが行われｎウエイ
インタリーブが可能となる。
→エラー検出訂正回路５→インタフエース制御部
１の読出しパスで指定されたバンクの記憶部６か
ら読出される。異なるバンクからの読出し要求が
順次行われると、指定されたバンクの記憶部
（＃１〜＃ｎ）から順次読出しが行われｎウエイ
インタリーブが可能となる。
全書込み要求と読出し要求とが混在して順次来
た場合でも、前述のとおり書込みパスと読出しパ
スとは独立しているため、要求に従つて順次対応
するバンクの記憶部６に対する動作が行われて、
ｎウエイインタリーブが可能である。
た場合でも、前述のとおり書込みパスと読出しパ
スとは独立しているため、要求に従つて順次対応
するバンクの記憶部６に対する動作が行われて、
ｎウエイインタリーブが可能である。
部分書込み要求と全書込み要求とが混在する場
合について第３図を用いて説明する。
合について第３図を用いて説明する。
第３図は第２図の構成をもつ主記憶装置におけ
る部分書込み要求と全書込み要求とが混在する場
合のｎウエイインタリーブ動作を説明する図であ
る。主記憶装置に対して部分書込み要求等の１サ
イクル内で記憶部６に対する書込み動作、読出し
動作を行なわせる要求が与えられると、部分書込
みデータは対応するバンクのレジスタ２に格納さ
れる。その後全書込みデータパスすなわちインタ
フエース制御部１→選択回路３→エラー訂正コー
ド発生回路４→記憶部６のパスは開放されるので
前記要求に引き続いて異なるバンクに対する全書
込み、部分書込み要求による動作が可能となる。
時間t1経過後前記部分書込み要求による再書込み
データが選択回路３に入力され、その時間から再
書込みデータを記憶部６に書き込むのに必要な時
間t2だけ、異なるバンクに対する全書込み要求の
インタフエース制御部１から記憶部６に至るパス
は使用不可能となる。従つて、上位装置において
主記憶装置に部分書込み要求を出してから時間t1
後に全書込みデータがセレクタ回路３に入力され
るような要求を出さない制御を採用すれば、選択
回路３での全書込みデータと再書込みデータとの
競合は無くなり、ｎウエイインタリーブが可能と
なると共に各バンクのデータ系制御回路を共用す
ることができる。この時、要求の禁止される時間
t3は部分書込みサイクルtcと比較して小さいので
性能に対する影響は少い。
る部分書込み要求と全書込み要求とが混在する場
合のｎウエイインタリーブ動作を説明する図であ
る。主記憶装置に対して部分書込み要求等の１サ
イクル内で記憶部６に対する書込み動作、読出し
動作を行なわせる要求が与えられると、部分書込
みデータは対応するバンクのレジスタ２に格納さ
れる。その後全書込みデータパスすなわちインタ
フエース制御部１→選択回路３→エラー訂正コー
ド発生回路４→記憶部６のパスは開放されるので
前記要求に引き続いて異なるバンクに対する全書
込み、部分書込み要求による動作が可能となる。
時間t1経過後前記部分書込み要求による再書込み
データが選択回路３に入力され、その時間から再
書込みデータを記憶部６に書き込むのに必要な時
間t2だけ、異なるバンクに対する全書込み要求の
インタフエース制御部１から記憶部６に至るパス
は使用不可能となる。従つて、上位装置において
主記憶装置に部分書込み要求を出してから時間t1
後に全書込みデータがセレクタ回路３に入力され
るような要求を出さない制御を採用すれば、選択
回路３での全書込みデータと再書込みデータとの
競合は無くなり、ｎウエイインタリーブが可能と
なると共に各バンクのデータ系制御回路を共用す
ることができる。この時、要求の禁止される時間
t3は部分書込みサイクルtcと比較して小さいので
性能に対する影響は少い。
本発明には以上説明したようにｎウエイインタ
リーブを行う主記憶装置において、あるメモリモ
ジユールに対する部分書込み要求開始から一定時
間経過後、一定期間だけ他のメモリーモジユール
に対する書込み動作を行なわないようにすること
により主記憶装置のバンク毎書込み制御部を共用
できるという効果がある。
リーブを行う主記憶装置において、あるメモリモ
ジユールに対する部分書込み要求開始から一定時
間経過後、一定期間だけ他のメモリーモジユール
に対する書込み動作を行なわないようにすること
により主記憶装置のバンク毎書込み制御部を共用
できるという効果がある。
第１図は従来の主記憶装置のデータ系ブロツク
図、第２図は本発明の実施例を示すブロツク図お
よび第３図は第２図の動作を説明する図である。 第１図および第２図において、１……インター
フエイス制御部、２……部分書込み用レジスタ、
３……選択回路、４……エラー訂正コード発生回
路、５……エラー検出訂正回路、６……記憶部。
図、第２図は本発明の実施例を示すブロツク図お
よび第３図は第２図の動作を説明する図である。 第１図および第２図において、１……インター
フエイス制御部、２……部分書込み用レジスタ、
３……選択回路、４……エラー訂正コード発生回
路、５……エラー検出訂正回路、６……記憶部。
Claims (1)
- 【特許請求の範囲】 １ ｎウエイインタリーブを行なう主記憶装置に
おいて、 データをそれぞれ記憶するｎ個の記憶手段と、 この記憶手段に対する部分書込み要求に応じて
部分書込みデータを格納する部分書込み用データ
格納手段と、 外部から与えられる全書込みデータと前記部分
書込み用データ格納手段からのデータとを書込み
要求に応じて選択する選択手段と、 この選択手段からの書込みデータに基づいてエ
ラー訂正コードを発生し前記ｎ個の記憶手段のそ
れぞれに共通接続され前記書込みデータとともに
エラー訂正コードを書き込む書込み手段と、 前記ｎ個の記憶手段のそれぞれに共通接続され
データおよびエラー訂正コードを読み出しデータ
を訂正する読出し手段とを具備し、 前記部分書込み要求に応じて少なくとも前記ｎ
個の記憶手段のうちの一つにデータとエラー訂正
コードを書き込む間他の記憶手段に対して書込み
以外の動作を行なうようにしたことを特徴とする
主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1698278A JPS54109333A (en) | 1978-02-15 | 1978-02-15 | Main memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1698278A JPS54109333A (en) | 1978-02-15 | 1978-02-15 | Main memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54109333A JPS54109333A (en) | 1979-08-27 |
| JPS6127781B2 true JPS6127781B2 (ja) | 1986-06-27 |
Family
ID=11931248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1698278A Granted JPS54109333A (en) | 1978-02-15 | 1978-02-15 | Main memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54109333A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01223541A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | インタリーブメモリ装置 |
| JP2001325147A (ja) * | 2000-05-17 | 2001-11-22 | Hitachi Ltd | パーシャルストア処理方法、メモリシステム及び大規模集積回路 |
-
1978
- 1978-02-15 JP JP1698278A patent/JPS54109333A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54109333A (en) | 1979-08-27 |
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