JPS6128144A - トレ−ス動作実行装置 - Google Patents
トレ−ス動作実行装置Info
- Publication number
- JPS6128144A JPS6128144A JP14880784A JP14880784A JPS6128144A JP S6128144 A JPS6128144 A JP S6128144A JP 14880784 A JP14880784 A JP 14880784A JP 14880784 A JP14880784 A JP 14880784A JP S6128144 A JPS6128144 A JP S6128144A
- Authority
- JP
- Japan
- Prior art keywords
- trace
- address
- interrupt
- under test
- interruption
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、被テストプログラムの１ステツプの実行を行
なうトレース動作実行装置に関するものである。
なうトレース動作実行装置に関するものである。
従来例の構成とその問題点
第１図は、従来のトレース動作実行装置を示している。
第１図において１ ］は中央演算処理装置（以下ＣＰＵ
という）であり、２はアドレスバス。
という）であり、２はアドレスバス。
３はデータバス、４はクロックパルス４ａをトレース開
始フリップフロップ４ｂがセットされると、カウンタ４
ｃがカウントを始め、指定回数を数えるとＮＭＩ信号を
ＣＰＵＩＫ出力するＮＭＩ起動回路である。そして、５
はＣＰＵＩのデータと比較回路５ａのデータが一致した
時、ソフトウェア割込み信号５ｃをＣＰ Ｕ １に対し
て出力する一致回路である。
始フリップフロップ４ｂがセットされると、カウンタ４
ｃがカウントを始め、指定回数を数えるとＮＭＩ信号を
ＣＰＵＩＫ出力するＮＭＩ起動回路である。そして、５
はＣＰＵＩのデータと比較回路５ａのデータが一致した
時、ソフトウェア割込み信号５ｃをＣＰ Ｕ １に対し
て出力する一致回路である。
ところで従来、トレース機能を実現させるためには、Ｎ
ＭＩ信号とソフトウェア割込み信号の２種類の割込み信
号を用いている。
ＭＩ信号とソフトウェア割込み信号の２種類の割込み信
号を用いている。
すなわち、まず操作者がトレース設定コマンドでトレー
ス開始アドレスとトレース終了アドレスを入力し、被テ
ストプログラムを開始番地よりスタートさせたとする。
ス開始アドレスとトレース終了アドレスを入力し、被テ
ストプログラムを開始番地よりスタートさせたとする。
ソフトウェア割込み処理ルーチンでは、トレース設定コ
マンドでセーブされたトレース開始番地およびその番地
の命令コードをもとに戻し、トレース開始番地をスタッ
ク内のＰＣの位置に格納し、メモリの指定アドレスへ指
定データを書込むことによって、立」二りパルスを発生
させ、トレース開始フリップフロップ回路４ｄをセット
し、カウンタ４Ｃでクロックパルスのカウントを開始し
、指定個数カウントするとＮＭＩ信号を発生させ、同時
ニドレース開始フリップフロップ回路４ｄに対してリセ
ットをする。そして、カウンタＩＣ４ｃがカウントを始
めると、ノブドウエア割込み処理ルーチンをぬけ、被テ
ストプログラムの最初の１マシンサイクル実行中にＮＭ
Ｉ信号が発生するが被テストプログラムの１命令を実行
し、終了するごとにＮＭＩ割込みが発生する。
マンドでセーブされたトレース開始番地およびその番地
の命令コードをもとに戻し、トレース開始番地をスタッ
ク内のＰＣの位置に格納し、メモリの指定アドレスへ指
定データを書込むことによって、立」二りパルスを発生
させ、トレース開始フリップフロップ回路４ｄをセット
し、カウンタ４Ｃでクロックパルスのカウントを開始し
、指定個数カウントするとＮＭＩ信号を発生させ、同時
ニドレース開始フリップフロップ回路４ｄに対してリセ
ットをする。そして、カウンタＩＣ４ｃがカウントを始
めると、ノブドウエア割込み処理ルーチンをぬけ、被テ
ストプログラムの最初の１マシンサイクル実行中にＮＭ
Ｉ信号が発生するが被テストプログラムの１命令を実行
し、終了するごとにＮＭＩ割込みが発生する。
ＮＭＩ割込み処理ルーチンではまず、スタック内のレジ
スタの値をすべて出力し、トレースオフ番地までトレー
スを実行′したかどうかをチェックし、トレースが終わ
っていなければトレースを続行し、ソフトウェア割込み
処理ルーチンへ戻り、以下これを繰返し、トレースオフ
番地まで実行していた。
スタの値をすべて出力し、トレースオフ番地までトレー
スを実行′したかどうかをチェックし、トレースが終わ
っていなければトレースを続行し、ソフトウェア割込み
処理ルーチンへ戻り、以下これを繰返し、トレースオフ
番地まで実行していた。
このように、従来の装置ではトレース機能を実現させる
ために、別にＮＭＩ起動用の回路４を設け、これによっ
て実現するようにしており、全体としてその構成が非常
に面倒であるという問題があったＯ 発明の目的 本発明は、以上のような従来の欠点を除去するものであ
り、従来必要とされていだＮＭＩ起動用回路を必要とす
ることなく、簡単な構成でトレース機能を実現できる優
れたトレース動作実行装置を提供することを目的とする
ものである。
ために、別にＮＭＩ起動用の回路４を設け、これによっ
て実現するようにしており、全体としてその構成が非常
に面倒であるという問題があったＯ 発明の目的 本発明は、以上のような従来の欠点を除去するものであ
り、従来必要とされていだＮＭＩ起動用回路を必要とす
ることなく、簡単な構成でトレース機能を実現できる優
れたトレース動作実行装置を提供することを目的とする
ものである。
発明の構成
本発明は、被テストプログラムやトレースオン番地、
）レースオフ番地、トレースオン番地の命令が格納さ
れた記憶メモリ手段と、ＣＰＵがフェッチしたオペコー
ドとの比較を行い、一致したとき割込み信号をＣＰＵへ
出力する一致回路と、上記割込み信号が入った後、全レ
ジスターの表示、トレースオン番地へ元の命令コードの
復旧、現プログラムカウンタがトレースオフ番地に達し
ていないならば、次ＰＣ計算手段で次のＰＣを計算し、
そのＩ） Ｃで示される命令コードをトレースオンデー
タセーブエリアへセーブし、割込みコードを次のＰＣの
アドレスへセットし、被テストプログラムのトレースを
続行させ、トレースオフ番地に達していれば、即被テス
トプログラムへ制御を戻し、トレースを終了させる割込
み処理手段と、割込み処理手段の中で割込み中断１時、
元の命令コードが何バイト命令かを判断し、次のＰＣを
計算する次ＰＣ計算手段を備えたものである。
）レースオフ番地、トレースオン番地の命令が格納さ
れた記憶メモリ手段と、ＣＰＵがフェッチしたオペコー
ドとの比較を行い、一致したとき割込み信号をＣＰＵへ
出力する一致回路と、上記割込み信号が入った後、全レ
ジスターの表示、トレースオン番地へ元の命令コードの
復旧、現プログラムカウンタがトレースオフ番地に達し
ていないならば、次ＰＣ計算手段で次のＰＣを計算し、
そのＩ） Ｃで示される命令コードをトレースオンデー
タセーブエリアへセーブし、割込みコードを次のＰＣの
アドレスへセットし、被テストプログラムのトレースを
続行させ、トレースオフ番地に達していれば、即被テス
トプログラムへ制御を戻し、トレースを終了させる割込
み処理手段と、割込み処理手段の中で割込み中断１時、
元の命令コードが何バイト命令かを判断し、次のＰＣを
計算する次ＰＣ計算手段を備えたものである。
実施例の説明
以下に、本発明の一実施例の構成について、図面ととも
に説明する。
に説明する。
第２図は本発明の一実施例の構成を示すブロック図であ
る。１１はコマンド受信手段で、コンソール装置より入
力されたものを受信する部分である。１２はコマンド解
析手段であるが、コマンド受信手段１１で受信されたコ
マンドを解析する部分である。１３は被テストプログラ
ムであり、１４はトレースオン番地、トレースオフ番地
、トレースオン番地の命令コードをセーブし、被テスト
プログラムのトレースオン番地へ割込み処理手段１５に
制御を移すだめの命令コードをセットするトレース設定
手段である。１５はＣＰＵが割込み処理手段１５へ制御
を移す命令コードをフーノチしだ時に、セーブエリアに
セーブしてあったトレースオン番地の命令コードを、被
テストプログラム１３０指定アドレスへ復帰させ、被テ
ストプログラムのトレースオン時のレジスタの表示、次
ＰＣ計算手段】６により、次ＰＣの計算、被テスドブロ
グラムの次ＰＣで、示される命令コードをセーブエリア
ヘセーブし、被テストプログラム１３の次１” Ｃのア
ドレスへ、割込み処理手段１５へ制御を移す命令コード
の設定を行なうものである。１７ば、指定アドレスより
プログラムをスタートさせるゾログラフ、実行手段、１
８はトレースオン番地、トレースオフ番地、トレースオ
ン番地の命令コードをセーブしておくだめのトレース情
報テーブルである。
る。１１はコマンド受信手段で、コンソール装置より入
力されたものを受信する部分である。１２はコマンド解
析手段であるが、コマンド受信手段１１で受信されたコ
マンドを解析する部分である。１３は被テストプログラ
ムであり、１４はトレースオン番地、トレースオフ番地
、トレースオン番地の命令コードをセーブし、被テスト
プログラムのトレースオン番地へ割込み処理手段１５に
制御を移すだめの命令コードをセットするトレース設定
手段である。１５はＣＰＵが割込み処理手段１５へ制御
を移す命令コードをフーノチしだ時に、セーブエリアに
セーブしてあったトレースオン番地の命令コードを、被
テストプログラム１３０指定アドレスへ復帰させ、被テ
ストプログラムのトレースオン時のレジスタの表示、次
ＰＣ計算手段】６により、次ＰＣの計算、被テスドブロ
グラムの次ＰＣで、示される命令コードをセーブエリア
ヘセーブし、被テストプログラム１３の次１” Ｃのア
ドレスへ、割込み処理手段１５へ制御を移す命令コード
の設定を行なうものである。１７ば、指定アドレスより
プログラムをスタートさせるゾログラフ、実行手段、１
８はトレースオン番地、トレースオフ番地、トレースオ
ン番地の命令コードをセーブしておくだめのトレース情
報テーブルである。
第３図は上記実施例の具体的な構成を示す回路図である
。２７はコンソール装置であり、２６は記憶メモリ手段
でコンソール装置２６より入力されたコマンドを受信し
たり、出力したりする入出力部と、その受信されたコマ
ンドを蓄えるコマンド受信手段１１と、そのコマンドを
解析するコマンド解析手段１２．被テストプログラム、
トレースオン番地、トレースオフ番地、トレースオン番
地の命令コードをトレース情報テーブル１８ヘセーブし
、トレースオン番地へ割込み処理手段Ｉ５へ、制御を移
す命令コードのセットを行なうトレース設定手段１４を
有している。そして、被テストプログラムでトレースオ
ン番地での中断時、全レジスターの表示、トレース情報
テーブル１８からトレースオンアドレスの命令コードの
復旧、トレース終了アドレスに達していない場合には、
次ＰＣ計算手段１６による次ＰＣを計算し、次ＰＣで示
される命令コードをトレース情報テーブル１８のトレー
スオンデータセーブエリアＪ８１〕ヘセーブし、次ＰＣ
で示されるエリアへ割込みの命令コードをセットし、被
テストプログラム１３へ制御を戻し、被テストプログラ
ムの次ＰＣの位置より、丑だ、この割込み処理手段１５
へ制御が渡す、トレースオファドレスまでこれを繰返し
、トレース終了番地に達したならば、トレースを終了さ
せ、被テストプログラムを続行させるように動作するも
のである。２１はＣＰＵで、記録メモリ２６の被テスト
プログラム１３をアドレスバス２２で指定したデータを
データバス２３を通して蓄え、解析実行するものである
。２４はＦＣであす、データとしてオペレーションコー
トラフエッチした時の信号であシ、−数回路２５で蓄え
である割込み処理命令コードと、一致したかどうかの判
定を行い、一致した時割込み信号２５ｃをＣＰＵ２］へ
送出するものである。
。２７はコンソール装置であり、２６は記憶メモリ手段
でコンソール装置２６より入力されたコマンドを受信し
たり、出力したりする入出力部と、その受信されたコマ
ンドを蓄えるコマンド受信手段１１と、そのコマンドを
解析するコマンド解析手段１２．被テストプログラム、
トレースオン番地、トレースオフ番地、トレースオン番
地の命令コードをトレース情報テーブル１８ヘセーブし
、トレースオン番地へ割込み処理手段Ｉ５へ、制御を移
す命令コードのセットを行なうトレース設定手段１４を
有している。そして、被テストプログラムでトレースオ
ン番地での中断時、全レジスターの表示、トレース情報
テーブル１８からトレースオンアドレスの命令コードの
復旧、トレース終了アドレスに達していない場合には、
次ＰＣ計算手段１６による次ＰＣを計算し、次ＰＣで示
される命令コードをトレース情報テーブル１８のトレー
スオンデータセーブエリアＪ８１〕ヘセーブし、次ＰＣ
で示されるエリアへ割込みの命令コードをセットし、被
テストプログラム１３へ制御を戻し、被テストプログラ
ムの次ＰＣの位置より、丑だ、この割込み処理手段１５
へ制御が渡す、トレースオファドレスまでこれを繰返し
、トレース終了番地に達したならば、トレースを終了さ
せ、被テストプログラムを続行させるように動作するも
のである。２１はＣＰＵで、記録メモリ２６の被テスト
プログラム１３をアドレスバス２２で指定したデータを
データバス２３を通して蓄え、解析実行するものである
。２４はＦＣであす、データとしてオペレーションコー
トラフエッチした時の信号であシ、−数回路２５で蓄え
である割込み処理命令コードと、一致したかどうかの判
定を行い、一致した時割込み信号２５ｃをＣＰＵ２］へ
送出するものである。
次に、上記実施例の動作を説明する。
第４図はＣＰＵ２１の制御による割込み処理手段のフロ
ーチャートの要部を示すものである。コンソール２７よ
り、トレース設定手段１４でトレースオン番地、トレー
スオフ番地を設定後、操作者がプログラム実行手段１７
で被テストプログラムを指定アドレスより実行させるコ
マンドを入力する。ＣＰ Ｕ ２１が割込みコードをフ
ェッチした時、−数回路２５により発生した割込み信号
２５Ｃをもとに、ＣＰＵ２１はその割込みコードをフェ
ッチし／こアドレスより、割込み処理手段１５へ制御を
移し、その割込み処理手段１５では、まず最初にステッ
プ３］で、全レジスターのセーブを行い、次にステップ
３２でトレースオン設定アドレスのル−ス情報テーブル
１８から、セーブサれていた元のトレースオン番地の命
令コードヲ被テストプログラム１３の指定アドレスへ復
帰させ、ステップ３３でセーブエリアにセーブされてい
る全レジスターをコンソール装置２７へ出力する。
ーチャートの要部を示すものである。コンソール２７よ
り、トレース設定手段１４でトレースオン番地、トレー
スオフ番地を設定後、操作者がプログラム実行手段１７
で被テストプログラムを指定アドレスより実行させるコ
マンドを入力する。ＣＰ Ｕ ２１が割込みコードをフ
ェッチした時、−数回路２５により発生した割込み信号
２５Ｃをもとに、ＣＰＵ２１はその割込みコードをフェ
ッチし／こアドレスより、割込み処理手段１５へ制御を
移し、その割込み処理手段１５では、まず最初にステッ
プ３］で、全レジスターのセーブを行い、次にステップ
３２でトレースオン設定アドレスのル−ス情報テーブル
１８から、セーブサれていた元のトレースオン番地の命
令コードヲ被テストプログラム１３の指定アドレスへ復
帰させ、ステップ３３でセーブエリアにセーブされてい
る全レジスターをコンソール装置２７へ出力する。
その後、ステップ３４で割込み処理手段１５へ移行時の
ＰＣの値がトレースオファドレスならば。
ＰＣの値がトレースオファドレスならば。
ステップ３８でレジスタセーブエリアのＰＣの値をこの
割込みに入る直前の値に戻し、全レジスターを復帰して
、被テストプログラムの中断時より続行させるが、ステ
ップ３４でトレースオファドレスにまだ達していない場
合、ステップ３５の次ＰＣ計算手段で次ＰＣを計算し、
ステップ３６で次ＰＣの値、すなわちアドレスとアドレ
スで示される命令コードを次ＰＣの値、すなわちｌ・レ
ース情報テーブル】８のトレースオン番地、トレースオ
フ番地のデータセーブエリアヘセーブする。そして、そ
の後ステップ３７で、被テストプログラムの次ＰＣの位
置へ割込み命令コードをセットし、ステップ３８でレジ
スターセーブエリアのＰＣの値を割込み直前の値に戻し
、全レジスターを復帰させ、被テストプログラムのトレ
ースを続行させる０ 発明の効果 本発明は、上記実施例より明らかなように、被テストプ
ログラムのトレースオンアドレスの命令コードヲトレー
スオンテータセーブエリアヘセーブし、そのアドレスへ
割込み処理手段ヘジャンプする命令コードをセント、ま
た、トレースオファドレスをトレース情報テーブルヘセ
ーブし、ＣＰＵが割込み処理手段へ、ジャンプする命令
コードをフェッチした時、割込み処理手段へ制御が移り
、割込み処理手段では中断時のレジスタを表示し、被テ
ストプログラムのトレースオンアドレスへ、トレース情
報テーブルへセーブしてあった元の命令コードを復帰さ
せ、そのアドレスがトレースオフ番地ならばトレースを
終了し、被テストプログラムの続行をさせ、そのアドレ
スがトレースオフ番地に達していないならば、次ＰＣ割
算手段で次のＰＣを計算し、次のＰＣのアドレスの命令
コートヲトレースオンテータセーブエリアヘセープし、
そのアドレスへ割込み処理手段へ、ジャンフスる命令コ
ードをセットし、被テストプログラムを続行させ、トレ
ースを実現させるように構成したものであり、従来のよ
うなＮＭ丁起動用回路を必要とせず、全体としてその構
成が著しく簡単になり、産業上極めて有利である。
割込みに入る直前の値に戻し、全レジスターを復帰して
、被テストプログラムの中断時より続行させるが、ステ
ップ３４でトレースオファドレスにまだ達していない場
合、ステップ３５の次ＰＣ計算手段で次ＰＣを計算し、
ステップ３６で次ＰＣの値、すなわちアドレスとアドレ
スで示される命令コードを次ＰＣの値、すなわちｌ・レ
ース情報テーブル】８のトレースオン番地、トレースオ
フ番地のデータセーブエリアヘセーブする。そして、そ
の後ステップ３７で、被テストプログラムの次ＰＣの位
置へ割込み命令コードをセットし、ステップ３８でレジ
スターセーブエリアのＰＣの値を割込み直前の値に戻し
、全レジスターを復帰させ、被テストプログラムのトレ
ースを続行させる０ 発明の効果 本発明は、上記実施例より明らかなように、被テストプ
ログラムのトレースオンアドレスの命令コードヲトレー
スオンテータセーブエリアヘセーブし、そのアドレスへ
割込み処理手段ヘジャンプする命令コードをセント、ま
た、トレースオファドレスをトレース情報テーブルヘセ
ーブし、ＣＰＵが割込み処理手段へ、ジャンプする命令
コードをフェッチした時、割込み処理手段へ制御が移り
、割込み処理手段では中断時のレジスタを表示し、被テ
ストプログラムのトレースオンアドレスへ、トレース情
報テーブルへセーブしてあった元の命令コードを復帰さ
せ、そのアドレスがトレースオフ番地ならばトレースを
終了し、被テストプログラムの続行をさせ、そのアドレ
スがトレースオフ番地に達していないならば、次ＰＣ割
算手段で次のＰＣを計算し、次のＰＣのアドレスの命令
コートヲトレースオンテータセーブエリアヘセープし、
そのアドレスへ割込み処理手段へ、ジャンフスる命令コ
ードをセットし、被テストプログラムを続行させ、トレ
ースを実現させるように構成したものであり、従来のよ
うなＮＭ丁起動用回路を必要とせず、全体としてその構
成が著しく簡単になり、産業上極めて有利である。
第１図は、従来のトレース動作実行装置の概略構成図、
第２図は、本発明のトレース動作実行装置における一実
施例の要部ブロック図、第３図は同実施例の具体的な構
成図、第４図は同要部のフローチャート図である。 １】・・コマンド受信手段、１２・−コマンド解析手段
、１３・被テストプログラム、１４ トレース設定手段
、１５・・・割込み処理手段、１６・・次ＰＣ計算手段
、１７・プログラム実行手段、１８ ・トレース情報テ
ーブル、２１・中央演算処理装置、２２・アドレスバス
、２３・・データハｙ、、 ２４ＰＣ，２５−一致回路
、２５ ａ−比較回路、２６・メモリ、２７ ・コンソ
ール装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
第２図は、本発明のトレース動作実行装置における一実
施例の要部ブロック図、第３図は同実施例の具体的な構
成図、第４図は同要部のフローチャート図である。 １】・・コマンド受信手段、１２・−コマンド解析手段
、１３・被テストプログラム、１４ トレース設定手段
、１５・・・割込み処理手段、１６・・次ＰＣ計算手段
、１７・プログラム実行手段、１８ ・トレース情報テ
ーブル、２１・中央演算処理装置、２２・アドレスバス
、２３・・データハｙ、、 ２４ＰＣ，２５−一致回路
、２５ ａ−比較回路、２６・メモリ、２７ ・コンソ
ール装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 中央演算処理装置と被テストプログラムやトレースオン
番地、トレースオフ番地の命令が、格納された記憶メモ
リ手段と中央演算処理装置がフェッチしたオペコードと
の比較を行い、一致したとき割込み信号を中央演算処理
装置に出力する一致回路と、上記割込み信号が入ったと
き、全レジスターの表示、トレースオン番地へ元の命令
コードの復旧、現プログラムカウンタがトレースオフ番
地に達していない場合には、次ＰＣ計算手段で次のＰＣ
を計算し、そのＰＣで示される命令コードを、トレース
オンデータセーブエリアへセーブし、割込みコードを次
のＰＣのアドレスへセットし、被テストプログラムのト
レースを続行させ、トレースオフ番地に達していれば、
即被テストプログラムへ制御を戻し、トレースを終了さ
せる割込み処理手段と、割込み処理手段による割込みの
中断時に、元の命令コードが何バイト命令かを判断し、
次のＰＣを計算する次ＰＣ計算手段を備えたトレース動
作実行装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14880784A JPS6128144A (ja) | 1984-07-18 | 1984-07-18 | トレ−ス動作実行装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14880784A JPS6128144A (ja) | 1984-07-18 | 1984-07-18 | トレ−ス動作実行装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6128144A true JPS6128144A (ja) | 1986-02-07 |
Family
ID=15461146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14880784A Pending JPS6128144A (ja) | 1984-07-18 | 1984-07-18 | トレ−ス動作実行装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6128144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291522A (ja) * | 1988-05-18 | 1989-11-24 | Ricoh Co Ltd | プログラマブル・ロジック・デバイス |
| US5307313A (en) * | 1990-02-23 | 1994-04-26 | Kabushiki Kaisha Toshiba | Flag circuit for memory |
| US5506806A (en) * | 1993-09-20 | 1996-04-09 | Nec Corporation | Memory protection circuit for EPROM |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750058A (en) * | 1980-09-10 | 1982-03-24 | Usac Electronics Ind Co Ltd | Debugging method by instruction exchange |
| JPS57109058A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Step system of microcomputer |
-
1984
- 1984-07-18 JP JP14880784A patent/JPS6128144A/ja active Pending
Patent Citations (2)
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| JPS5750058A (en) * | 1980-09-10 | 1982-03-24 | Usac Electronics Ind Co Ltd | Debugging method by instruction exchange |
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| US5307313A (en) * | 1990-02-23 | 1994-04-26 | Kabushiki Kaisha Toshiba | Flag circuit for memory |
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