JPS6128222A - デルタ変調装置 - Google Patents
デルタ変調装置Info
- Publication number
- JPS6128222A JPS6128222A JP14882584A JP14882584A JPS6128222A JP S6128222 A JPS6128222 A JP S6128222A JP 14882584 A JP14882584 A JP 14882584A JP 14882584 A JP14882584 A JP 14882584A JP S6128222 A JPS6128222 A JP S6128222A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- resistor
- delta modulation
- signal
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ信号をデジタル信号に変換する変換器
（以下Ａ／Ｄコンバータという）において、アナログ信
号を１ビツト量子化するものであり、半導体集積回路に
おけるＡ／Ｄコンパ〜りのコアーの部分に利用すること
ができるデルタ変調装置に関するものである。
（以下Ａ／Ｄコンバータという）において、アナログ信
号を１ビツト量子化するものであり、半導体集積回路に
おけるＡ／Ｄコンパ〜りのコアーの部分に利用すること
ができるデルタ変調装置に関するものである。
従来例の構成とその問題点
従来のデルタ変調装置を第１図と共に説明する。
第１図はデルタ変調装置における基本構成の一例であり
、１はアナログ信号Ｓｎが入力される入力端子、２は１
ビツト量子化器、３は積分器、４は符号出力ｅｎを１ク
ロツク遅延させる１クロック遅延器、６は１ビツトのデ
ジタル信号を出力する出力端子、６は比較器である。以
下その動作を下表と共に説明する。
、１はアナログ信号Ｓｎが入力される入力端子、２は１
ビツト量子化器、３は積分器、４は符号出力ｅｎを１ク
ロツク遅延させる１クロック遅延器、６は１ビツトのデ
ジタル信号を出力する出力端子、６は比較器である。以
下その動作を下表と共に説明する。
表
今、入力端子１からのアナログ信号Ｓｎがクロ１ケ目の
クロックでアナログ信号Ｓｎが１なる振幅の場合、比較
器６の残差信号ｅ はθ、−５ｎ−ｓｎ−１＝ １−０
＝１ （ただし５ｎ−１は最初のステップでＯと仮定している
）となり、残差信号ｅｎが正の値であり１ビツト量子化
器２の符号出力（１ビット出力）ｅｎはＨ″′又は“＋
”の出力となりデルタ幅は＋２として扱われる。尚、デ
ルタ幅δはクロック周波数と積分器３の時定数により任
意に設定出来るものである。
クロックでアナログ信号Ｓｎが１なる振幅の場合、比較
器６の残差信号ｅ はθ、−５ｎ−ｓｎ−１＝ １−０
＝１ （ただし５ｎ−１は最初のステップでＯと仮定している
）となり、残差信号ｅｎが正の値であり１ビツト量子化
器２の符号出力（１ビット出力）ｅｎはＨ″′又は“＋
”の出力となりデルタ幅は＋２として扱われる。尚、デ
ルタ幅δはクロック周波数と積分器３の時定数により任
意に設定出来るものである。
この符号出力ｅｎは１クロツク遅延器４により１クロツ
ク遅延され積分器３により累積積分され予測信号５ｎ Ｓｎ−８ｎ＋１＋δ＝○→２−２ として比較器６に反転入力印加される。
ク遅延され積分器３により累積積分され予測信号５ｎ Ｓｎ−８ｎ＋１＋δ＝○→２−２ として比較器６に反転入力印加される。
２クロツク目以降も同様の動作が繰り返される。
この結果を第２図にアナログ入力信号Ｓｎ と予測信
号Ｓｎの時間に対する変化の様子を示す。
号Ｓｎの時間に対する変化の様子を示す。
第２図から入力されるアナログ信号Ｓｎを１ビツト量子
化を行ない、累積４分する事により予測信号Ｓｎは入力
信号に近い状態を示すことがわかる。この事からデルタ
変調装置の出力端子６の１ビット符号を他端で累積４分
する事により、ｎビットの表現が出来る事を示している
。
化を行ない、累積４分する事により予測信号Ｓｎは入力
信号に近い状態を示すことがわかる。この事からデルタ
変調装置の出力端子６の１ビット符号を他端で累積４分
する事により、ｎビットの表現が出来る事を示している
。
しかしながら、デルタ変調で得られる信号対雑音比（Ｓ
／Ｎ）は従来から公知の如く、以下の（１）式で表わせ
る。
／Ｎ）は従来から公知の如く、以下の（１）式で表わせ
る。
Ｓ／Ｎ＝３／４π・（ｆｏ／ｆ０）５／２・・・・・・
（１）但し ｆ。：クロック周波数 ｆｏ：信号帯域幅 である。
（１）但し ｆ。：クロック周波数 ｆｏ：信号帯域幅 である。
（１）式で表現されたＳ／Ｎを向上させるためには極め
て高いクロックが必要になるという問題点を有していた
。
て高いクロックが必要になるという問題点を有していた
。
発明の目的
本発明は、上記問題点を解消するもので、簡単な構成で
デルタ変調回路のＳ／Ｎを改善することができるデルタ
変調装置を提供することを目的とするものである。
デルタ変調回路のＳ／Ｎを改善することができるデルタ
変調装置を提供することを目的とするものである。
発明の構成
本発明は、増幅器の出力を入力するデルタ変調回路を備
え、前記デルタ変調回路の出力である１ビット量子化信
号を積分器により入力信号と同じアナログ信号に復調し
、この復調したアナログ信号を増幅器に帰還する構成と
なっており、これにより負帰還の効果による雑音低減の
効果を得ると共に、最も簡単な構成で実現出来るデルタ
変調回路を１２供するものである。
え、前記デルタ変調回路の出力である１ビット量子化信
号を積分器により入力信号と同じアナログ信号に復調し
、この復調したアナログ信号を増幅器に帰還する構成と
なっており、これにより負帰還の効果による雑音低減の
効果を得ると共に、最も簡単な構成で実現出来るデルタ
変調回路を１２供するものである。
実施例の説明
以下本発明の一実施例について第３図、第４図を参照し
ながら説明する。第３図において、破線Ａ内はデルタ変
調回路であり、構成とその動作は第１図に示す従来のも
のと同一で１ビット量子化器２．積分器３，１クロツク
遅延器４より構成されており出力端子より接続される１
クロツク遅延器４ａ及び積分器３ａはデルタ変調回路内
の遅延利得Ｇに比例したＳ／Ｎの改善が可能となる。
ながら説明する。第３図において、破線Ａ内はデルタ変
調回路であり、構成とその動作は第１図に示す従来のも
のと同一で１ビット量子化器２．積分器３，１クロツク
遅延器４より構成されており出力端子より接続される１
クロツク遅延器４ａ及び積分器３ａはデルタ変調回路内
の遅延利得Ｇに比例したＳ／Ｎの改善が可能となる。
本実施例の具体的な回路構成例を第４図に示す。
第４図において、１は入力端子、７は増幅器であり、抵
抗９はデルタ変調の予測信号と被変調信号の加算量の割
合を調整するだめの抵抗で、フリップフロップ８は第３
図における１ビット量子化器２，１クロック遅延器４，
４ａの役割をするものである。
抗９はデルタ変調の予測信号と被変調信号の加算量の割
合を調整するだめの抵抗で、フリップフロップ８は第３
図における１ビット量子化器２，１クロック遅延器４，
４ａの役割をするものである。
尚、積分器３，３ａは抵抗Ｒ１，Ｒ１１、−＋７デンサ
Ｃ１，Ｃ１１で構成されており、Ｓ／Ｎを改善するだめ
の増幅度Ｇは抵抗Ｒ２，Ｒ３により決定されるものであ
る。また、各部の動作は第３図に示す構成図における動
作と同様である。
Ｃ１，Ｃ１１で構成されており、Ｓ／Ｎを改善するだめ
の増幅度Ｇは抵抗Ｒ２，Ｒ３により決定されるものであ
る。また、各部の動作は第３図に示す構成図における動
作と同様である。
発明の効果
本発明は簡単な構成でクロック周波数を高くし々くても
Ｓ／Ｎの改善ができ、特に半導体集積回路においてその
遮断周波数に制限があっても遮断周波数で得られるＳ／
Ｎ以上を期待出来るものである。
Ｓ／Ｎの改善ができ、特に半導体集積回路においてその
遮断周波数に制限があっても遮断周波数で得られるＳ／
Ｎ以上を期待出来るものである。
第１図は従来のデルタ変調装置の構成図、第２図は同デ
ルタ変調入力信号と予測信号の時間に対する振幅変化を
示す図、第３図は本発明の一実施例におけるデルタ変調
装置の構成図、第４図は同回路構成図である。
ルタ変調入力信号と予測信号の時間に対する振幅変化を
示す図、第３図は本発明の一実施例におけるデルタ変調
装置の構成図、第４図は同回路構成図である。
１・・・・・・入力端子、２・・・・・・１ビツト量子
化器、３゜３ａ・・・・・・積分器、４，４ａ・・・・
・１クロツク遅延器、６・・・・・・比較器、７・・・
・・・演算増幅器。
化器、３゜３ａ・・・・・・積分器、４，４ａ・・・・
・１クロツク遅延器、６・・・・・・比較器、７・・・
・・・演算増幅器。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ）午 八Ｊ （りでソクノ 第 ３ 図 第４図
図 ）午 八Ｊ （りでソクノ 第 ３ 図 第４図
Claims (3)
- （１）入力端子からの信号を増幅する増幅器と、前記増
幅器の出力を入力するデルタ変調回路とを備え、前記デ
ルタ変調回路の出力を積分器を介し前記増幅器に帰還す
る事を特徴とするデルタ変調装置。 - （２）デルタ変調回路は、フリップフロップのデータ入
力端子を入力端子とし、フリップフロップ反転出力端子
を抵抗とコンデンサで構成される積分器を介して入力端
子に接続してなる特許請求の範囲第１項記載のデルタ変
調装置。 - （３）入力信号を演算増幅器の同相入力端子に入力する
演算増幅器の出力端子を第１の抵抗を介してフリップフ
ロップのデータ入力端子Ｄに接続し、フリップフロップ
反転出力端子＠Ｑ＠から第２の抵抗を介して前記フリッ
プフロップ入力端子に帰還するように接続すると共に、
前記第１の抵抗及び前記第２の抵抗の接続点とアース間
にコンデンサを接続して前記フリップフロップ出力端子
Ｑから前記演算増幅器の反転入力端子に第３の抵抗とコ
ンデンサにより構成される積分器を介して帰還する事を
特徴とする特許請求の範囲第１項記載のデルタ変調装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14882584A JPS6128222A (ja) | 1984-07-18 | 1984-07-18 | デルタ変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14882584A JPS6128222A (ja) | 1984-07-18 | 1984-07-18 | デルタ変調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6128222A true JPS6128222A (ja) | 1986-02-07 |
Family
ID=15461566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14882584A Pending JPS6128222A (ja) | 1984-07-18 | 1984-07-18 | デルタ変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6128222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01319330A (ja) * | 1988-06-21 | 1989-12-25 | Matsushita Electric Ind Co Ltd | Ａｄ変換器 |
-
1984
- 1984-07-18 JP JP14882584A patent/JPS6128222A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01319330A (ja) * | 1988-06-21 | 1989-12-25 | Matsushita Electric Ind Co Ltd | Ａｄ変換器 |
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