JPH01319330A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPH01319330A JPH01319330A JP63153233A JP15323388A JPH01319330A JP H01319330 A JPH01319330 A JP H01319330A JP 63153233 A JP63153233 A JP 63153233A JP 15323388 A JP15323388 A JP 15323388A JP H01319330 A JPH01319330 A JP H01319330A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- output
- integrator
- comparators
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はオーバーサンプリング型ＡＤ変換器に関し、特
に並列構成により高速かつ高精度化をはかったＡＤ変換
器に関するものである。
に並列構成により高速かつ高精度化をはかったＡＤ変換
器に関するものである。
従来の技術
高速のＡ／Ｄ変換器としては並列形が優れている。この
方式は、ｎビットのＡＤ変換器であれば２’−１個の比
較器を用意し、これに比較すべき電圧を印加しておきこ
の基準電圧と入力電圧を比較し入力電圧のレベルを検出
するものである。この方式では速度は速いが多数の比較
器を必要とするため素子数が増大すること、変換精度を
高くすることが難しいなどの欠点がある。
方式は、ｎビットのＡＤ変換器であれば２’−１個の比
較器を用意し、これに比較すべき電圧を印加しておきこ
の基準電圧と入力電圧を比較し入力電圧のレベルを検出
するものである。この方式では速度は速いが多数の比較
器を必要とするため素子数が増大すること、変換精度を
高くすることが難しいなどの欠点がある。
これに対し使用する素子に高い精度を必要としない方式
としてオーバーサンプリング形Ａ／Ｄ変換器がある。
（例えば 日経エレクトロニクスＮｏ、４４７ （１９
８８，５，１６）Ｉ）ＩＥ３５）一般的なＡ／Ｄ変換器
のサンプリング周波数は信号周波数帯域の３程度度に設
定されている。これに対して、オーバーサンプリング形
Ａ／Ｄ変換器はサンプリング周波数を信号周波数帯域の
数倍以上の高い周波数に設定することで、使用する素子
の精度が低くても高精度の変換ができるものである。
としてオーバーサンプリング形Ａ／Ｄ変換器がある。
（例えば 日経エレクトロニクスＮｏ、４４７ （１９
８８，５，１６）Ｉ）ＩＥ３５）一般的なＡ／Ｄ変換器
のサンプリング周波数は信号周波数帯域の３程度度に設
定されている。これに対して、オーバーサンプリング形
Ａ／Ｄ変換器はサンプリング周波数を信号周波数帯域の
数倍以上の高い周波数に設定することで、使用する素子
の精度が低くても高精度の変換ができるものである。
第２図は従来のオーバーサンプリングＡ／Ｄ変換器のブ
ロック図を示す。１１は加算器、１２は比較器、１３は
１サンプル遅延回路、１４は１ビツトＤ／Ａ変換器、１
５は積分器、１６はアナログ信号入力端子、１７はディ
ジタルフィルタへの出力端子である。
ロック図を示す。１１は加算器、１２は比較器、１３は
１サンプル遅延回路、１４は１ビツトＤ／Ａ変換器、１
５は積分器、１６はアナログ信号入力端子、１７はディ
ジタルフィルタへの出力端子である。
アナログ入力信号１６と１積分器１５が出力する予測電
圧とを比較し、この大小を１２の比較器で比較する。こ
の比較器は入力電圧の方が大きければ”１”を出力する
。この信号は遅延回路１３で１サンプル期間遅延され、
１ピツ）Ｄ／Ａ変換器１４に入力される。このＤ／Ａ変
換器の出力で積分器１５の出力電圧は僅かに増加する。
圧とを比較し、この大小を１２の比較器で比較する。こ
の比較器は入力電圧の方が大きければ”１”を出力する
。この信号は遅延回路１３で１サンプル期間遅延され、
１ピツ）Ｄ／Ａ変換器１４に入力される。このＤ／Ａ変
換器の出力で積分器１５の出力電圧は僅かに増加する。
逆に、入力電圧の方が低ければ比較器１２は”０”を出
力し、結果的に積分器１２の出力電圧は僅かに減少する
。すなわち、このＡ／Ｄ変換器は積分器１５の出力であ
る予測信号とアナログ入力信号の差が１ピツ）Ｄ／Ａ変
換器１４の出力の大きさ以下になる様に帰還がかかり、
このとき出力されるディジタル信号を処理する方式のＡ
／Ｄ変換器である。
力し、結果的に積分器１２の出力電圧は僅かに減少する
。すなわち、このＡ／Ｄ変換器は積分器１５の出力であ
る予測信号とアナログ入力信号の差が１ピツ）Ｄ／Ａ変
換器１４の出力の大きさ以下になる様に帰還がかかり、
このとき出力されるディジタル信号を処理する方式のＡ
／Ｄ変換器である。
発明が解決しようとする課題
このオーバーサンプリング形ＡＤ変換器は、構成要素で
ある素子の精度が低くても高い精度のＡ／Ｄ変換器が実
現でき、且つ通常の逐次比較形ＡＤ変換器の様に高速化
が難しいサンプル・ホールド回路を必要としない。しか
しながら、アナログ入力信号帯域よりも１００倍以上の
高速サンプリング周波数を必要とするため音声等の低い
信号帯域の信号のＡ／Ｄ変換器としては、最適であるが
、ビデオ周波数帯域のＡ／Ｄ変換器としては、クロック
周波数が非常に高くなってしまい実現が難しい。
ある素子の精度が低くても高い精度のＡ／Ｄ変換器が実
現でき、且つ通常の逐次比較形ＡＤ変換器の様に高速化
が難しいサンプル・ホールド回路を必要としない。しか
しながら、アナログ入力信号帯域よりも１００倍以上の
高速サンプリング周波数を必要とするため音声等の低い
信号帯域の信号のＡ／Ｄ変換器としては、最適であるが
、ビデオ周波数帯域のＡ／Ｄ変換器としては、クロック
周波数が非常に高くなってしまい実現が難しい。
課題を解決するための手段
本発明は、加算器と複数個の比較器とレジスタと２ビッ
ト以上の精度を持つＤ／Ａ変換器と積分器がループ状に
接続されたオーバーサンプリング形Ａ／Ｄ変換器におい
て、上記Ｄ／Ａ変換器が上記複数個の比較器の出力を入
力とし、上記Ｄ／Ａ変換器の出力に接続される積分器の
出力が上記Ｄ／Ａ変換器の出力に比例して変化すること
を特徴とするＡ／Ｄ変換器である。
ト以上の精度を持つＤ／Ａ変換器と積分器がループ状に
接続されたオーバーサンプリング形Ａ／Ｄ変換器におい
て、上記Ｄ／Ａ変換器が上記複数個の比較器の出力を入
力とし、上記Ｄ／Ａ変換器の出力に接続される積分器の
出力が上記Ｄ／Ａ変換器の出力に比例して変化すること
を特徴とするＡ／Ｄ変換器である。
作用
このＡ／Ｄ変換器によれば、使用する素子の精度が低く
かつサンプリング周波数が低くても、グラニュラ−雑音
と勾配過負荷雑音を小さくおさえることができ、高速、
高精度のＡ／Ｄ変換が実現できる。
かつサンプリング周波数が低くても、グラニュラ−雑音
と勾配過負荷雑音を小さくおさえることができ、高速、
高精度のＡ／Ｄ変換が実現できる。
実施例
第１図は本発明のオーバーサンプリング形Ａ／Ｄ変換器
の一実施例である。１は加算器、２−１から２−３は比
較器、３はレジスタ、４は２ビツトＤ／Ａ変換器、５は
積分器、６はアナログ信号入力端子、７はディジタルフ
ィルタへの出力端子である。
の一実施例である。１は加算器、２−１から２−３は比
較器、３はレジスタ、４は２ビツトＤ／Ａ変換器、５は
積分器、６はアナログ信号入力端子、７はディジタルフ
ィルタへの出力端子である。
アナログ入力信号６と積分器５が出力する予測電圧とを
加算器１に入力しその差分を比較器２−１．２−２．２
−３へ出力する。比較器２−２は入力電圧の方が大きけ
れば”１”を出力する。比較器２−１はアナログ入力信
号の方が大きくかつその差分が一定の値により大きい場
合には”１”を出力する。比較器２−３の出力は”０”
である。
加算器１に入力しその差分を比較器２−１．２−２．２
−３へ出力する。比較器２−２は入力電圧の方が大きけ
れば”１”を出力する。比較器２−１はアナログ入力信
号の方が大きくかつその差分が一定の値により大きい場
合には”１”を出力する。比較器２−３の出力は”０”
である。
これらのディジタル信号はレジスタ３で１サンプリング
期間の間遅延され、２ピツ）Ｄ／Ａ変換器４に入力され
る。このＤ／Ａ変換器の出力で積分器１５の出力電圧は
僅かに増加する。この増加の割合はＤ／Ａ変換器４の出
力の大きさに依存する。
期間の間遅延され、２ピツ）Ｄ／Ａ変換器４に入力され
る。このＤ／Ａ変換器の出力で積分器１５の出力電圧は
僅かに増加する。この増加の割合はＤ／Ａ変換器４の出
力の大きさに依存する。
逆に、入力電圧の方が低ければ比較器２−２は”０”を
出力する。比較器２−３はアナログ入力信号の方が小さ
くかつその差分が一定の値−によりさらに小さい場合に
”１”を出力する。これらのディジタル信号はレジスタ
３で１サンプル期間の間遅延される。このディジタル信
号はＤ／Ａ変換器４に入力され、このＤ／Ａ変換器の出
力で積分器２の出力電圧は僅かに減少する。加算器１の
差分出力が−によりさらに小さい場合には、積分器２の
出力電圧の減少は大きい。
出力する。比較器２−３はアナログ入力信号の方が小さ
くかつその差分が一定の値−によりさらに小さい場合に
”１”を出力する。これらのディジタル信号はレジスタ
３で１サンプル期間の間遅延される。このディジタル信
号はＤ／Ａ変換器４に入力され、このＤ／Ａ変換器の出
力で積分器２の出力電圧は僅かに減少する。加算器１の
差分出力が−によりさらに小さい場合には、積分器２の
出力電圧の減少は大きい。
この様にして積分器５の出力はアナログ入力信号に追随
して変化し、これに従って比較器２−２のディジタル出
力信号かえられる。このディジタル出力は出力端子７よ
りディジタルフィルタへ出力される。ディジタルフィル
タではアナログ入力信号周波数帯域より高い成分がカッ
トされる。この時、グラニュラ−雑音が除去され、高ビ
ットのディジタル信号かえられる。
して変化し、これに従って比較器２−２のディジタル出
力信号かえられる。このディジタル出力は出力端子７よ
りディジタルフィルタへ出力される。ディジタルフィル
タではアナログ入力信号周波数帯域より高い成分がカッ
トされる。この時、グラニュラ−雑音が除去され、高ビ
ットのディジタル信号かえられる。
この例では、比較器２−１．２−３の出力はディジタル
フィルタの入力として利用していないが、このデータを
つかえばより変換精度を上げることができる。
フィルタの入力として利用していないが、このデータを
つかえばより変換精度を上げることができる。
この様に、本発明のオーバーサンプリング形Ａ／Ｄ変換
器ではアナログ入力信号周波数帯域よりあまり高くない
サンプリング周波数でも、グラニュラ−雑音が小さくか
つ勾配過負荷雑音も小さいＡ／Ｄ変換器を実現すること
ができる。
器ではアナログ入力信号周波数帯域よりあまり高くない
サンプリング周波数でも、グラニュラ−雑音が小さくか
つ勾配過負荷雑音も小さいＡ／Ｄ変換器を実現すること
ができる。
もちろん、この実施例では３個の比較器と、２ビツトの
Ｄ／Ａ変換器を用いた場合について説明したが、これに
こだわるものではなくさらに多くの比較器とより高ビッ
トのＤ／Ａ変換器を使用することによって、サンプリン
グ周波数をさらに下げることができる。
Ｄ／Ａ変換器を用いた場合について説明したが、これに
こだわるものではなくさらに多くの比較器とより高ビッ
トのＤ／Ａ変換器を使用することによって、サンプリン
グ周波数をさらに下げることができる。
発明の効果
本発明のオーバーサンプリング形Ａ／Ｄ変換器は高精度
を保ちながらサンプリング周波数を下げることができる
ので、ビデオ帯域のＡ／Ｄ変換器でも容易に半導体集積
化することができる。
を保ちながらサンプリング周波数を下げることができる
ので、ビデオ帯域のＡ／Ｄ変換器でも容易に半導体集積
化することができる。
第１図は本発明のオーバーサンプリング形Ａ／Ｄ変換器
の一実施例のブロック図、第２図は従来のオーバーサン
プリング形Ａ／Ｄ変換器の一例のブロック図である。 １・・加算器、２・会比較器、３・・レジスタ、４・・
Ｄ／Ａ変換器、５・・積分器。
の一実施例のブロック図、第２図は従来のオーバーサン
プリング形Ａ／Ｄ変換器の一例のブロック図である。 １・・加算器、２・会比較器、３・・レジスタ、４・・
Ｄ／Ａ変換器、５・・積分器。
Claims (1)
- オーバーサンプリング形Ａ／Ｄ変換器であって、すくな
くとも複数個の比較器と２ビット以上の精度のＤ／Ａ変
換器で構成され、上記Ｄ／Ａ変換器が上記複数個の比較
器の出力を入力とし、上記Ｄ／Ａ変換器の出力に接続さ
れる積分器の出力が上記Ｄ／Ａ変換器の出力に比例して
変化することを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153233A JPH01319330A (ja) | 1988-06-21 | 1988-06-21 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153233A JPH01319330A (ja) | 1988-06-21 | 1988-06-21 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01319330A true JPH01319330A (ja) | 1989-12-25 |
Family
ID=15557965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63153233A Pending JPH01319330A (ja) | 1988-06-21 | 1988-06-21 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01319330A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039924A (ja) * | 1983-08-15 | 1985-03-02 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・ディジタル変換器 |
| JPS6128222A (ja) * | 1984-07-18 | 1986-02-07 | Matsushita Electric Ind Co Ltd | デルタ変調装置 |
| JPS6150424A (ja) * | 1984-08-20 | 1986-03-12 | Matsushita Electric Ind Co Ltd | デルタ変調装置 |
| JPS62110329A (ja) * | 1985-11-08 | 1987-05-21 | Victor Co Of Japan Ltd | Ａ／ｄ変換装置 |
-
1988
- 1988-06-21 JP JP63153233A patent/JPH01319330A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039924A (ja) * | 1983-08-15 | 1985-03-02 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・ディジタル変換器 |
| JPS6128222A (ja) * | 1984-07-18 | 1986-02-07 | Matsushita Electric Ind Co Ltd | デルタ変調装置 |
| JPS6150424A (ja) * | 1984-08-20 | 1986-03-12 | Matsushita Electric Ind Co Ltd | デルタ変調装置 |
| JPS62110329A (ja) * | 1985-11-08 | 1987-05-21 | Victor Co Of Japan Ltd | Ａ／ｄ変換装置 |
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